JPH03266291A - 半導体記憶装置の内部アドレス決定装置 - Google Patents
半導体記憶装置の内部アドレス決定装置Info
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- JPH03266291A JPH03266291A JP2063611A JP6361190A JPH03266291A JP H03266291 A JPH03266291 A JP H03266291A JP 2063611 A JP2063611 A JP 2063611A JP 6361190 A JP6361190 A JP 6361190A JP H03266291 A JPH03266291 A JP H03266291A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、内部アドレスを決定するまでの時間を短縮で
きる半導体記憶装置の内部アドレス決定装置に関する。
きる半導体記憶装置の内部アドレス決定装置に関する。
〈従来の技術〉
第４，５図に従来の半導体記憶装置の内部アドレス決定
装置の回路図とタイミング図を示す。第４図に示す内部
アドレス決定装置は、ＣＡＳビフォアＲＡＳリフレッシ
ュモードと、拡張ニブルモードの動作が可能なしのであ
る。この内部アドレス決定装置では、ＲＡＳクロック信
号と外部アドレス信号を受けるナントゲート１０７とイ
ンバータ１０Ｂを有する入力部１０１と、外部アドレス
信号を取り込むタイミングを制御する制御信号φ１０１
を発生するタイミング回路１０４と、上記制御信号φ１
０１を受けて外部アドレス信号を内部に取り込むトラン
スファゲート１０６と、このトランスファゲート１０６
から入力されたアドレス信号をラッチする第１のラッチ
回路１０２と、外部アドレス信号と図示しないリフレッ
シュカウンターに記憶されたリフレッシュアドレス信号
と図示しない拡張ニブルカウンターに記憶されている拡
張ニブルアドレス信号をマルチプレクスするマルチプレ
クサ１０３と、マルチプレクスされたアドレス信号をラ
ッチする第２のラッチ回路１０５を備えている。
装置の回路図とタイミング図を示す。第４図に示す内部
アドレス決定装置は、ＣＡＳビフォアＲＡＳリフレッシ
ュモードと、拡張ニブルモードの動作が可能なしのであ
る。この内部アドレス決定装置では、ＲＡＳクロック信
号と外部アドレス信号を受けるナントゲート１０７とイ
ンバータ１０Ｂを有する入力部１０１と、外部アドレス
信号を取り込むタイミングを制御する制御信号φ１０１
を発生するタイミング回路１０４と、上記制御信号φ１
０１を受けて外部アドレス信号を内部に取り込むトラン
スファゲート１０６と、このトランスファゲート１０６
から入力されたアドレス信号をラッチする第１のラッチ
回路１０２と、外部アドレス信号と図示しないリフレッ
シュカウンターに記憶されたリフレッシュアドレス信号
と図示しない拡張ニブルカウンターに記憶されている拡
張ニブルアドレス信号をマルチプレクスするマルチプレ
クサ１０３と、マルチプレクスされたアドレス信号をラ
ッチする第２のラッチ回路１０５を備えている。
この半導体記憶装置の内部アドレス決定装置は、第５図
に示す動作タイミングで、次のように動作する。なお、
第５図中実線はノーマルモード時の動作タイミング、破
線はＣＡＳビフォアＲＡＳリフレッシュモード時または
拡張ニブルモード時の動作のタイミングをそれぞれ示し
ている。上記トランスファゲート１０６は、上記タイミ
ング回路１０４の発生する制御信号φ１０１を受けて、
上記入力部１０１の出力する外部行アドレス信号と外部
列アドレス信号を上記第１のラッチ回路１０２に伝達し
ている。上記マルチプレクサ１０３は、ノーマルモード
時には外部アドレス選択信号φ１０２を受け、ＣＡＳビ
フォアＲＡＳリフレッシュモード時にはリフレッシュア
ドレス選択信号φ１０３を受けて、上記第１のラッチ回
路１０２の出力である外部行アドレス信号とリフレッシ
ュアドレス信号をマルチブレクスする。また、上記マル
チプレクサ１０３は、ノーマルモード時には外部アドレ
ス選択信号φ１０２を受け、拡張ニブルモード時には拡
張ニブルアドレス選択信号φ１０４を受けて、上記第１
のラッチ回路１０２の出力である外部列アドレス信号と
拡張ニブルアドレス信号をマルチプレクスしている。そ
して、′第２のラッチ回路１０５は上記マルチプレクサ
１０３の出力するマルチブレクスされたアドレス信号を
ラッチしている。
に示す動作タイミングで、次のように動作する。なお、
第５図中実線はノーマルモード時の動作タイミング、破
線はＣＡＳビフォアＲＡＳリフレッシュモード時または
拡張ニブルモード時の動作のタイミングをそれぞれ示し
ている。上記トランスファゲート１０６は、上記タイミ
ング回路１０４の発生する制御信号φ１０１を受けて、
上記入力部１０１の出力する外部行アドレス信号と外部
列アドレス信号を上記第１のラッチ回路１０２に伝達し
ている。上記マルチプレクサ１０３は、ノーマルモード
時には外部アドレス選択信号φ１０２を受け、ＣＡＳビ
フォアＲＡＳリフレッシュモード時にはリフレッシュア
ドレス選択信号φ１０３を受けて、上記第１のラッチ回
路１０２の出力である外部行アドレス信号とリフレッシ
ュアドレス信号をマルチブレクスする。また、上記マル
チプレクサ１０３は、ノーマルモード時には外部アドレ
ス選択信号φ１０２を受け、拡張ニブルモード時には拡
張ニブルアドレス選択信号φ１０４を受けて、上記第１
のラッチ回路１０２の出力である外部列アドレス信号と
拡張ニブルアドレス信号をマルチプレクスしている。そ
して、′第２のラッチ回路１０５は上記マルチプレクサ
１０３の出力するマルチブレクスされたアドレス信号を
ラッチしている。
〈発明が解決しようとする課題〉
ところが、上記従来の半導体記憶装置の内部アドレス決
定装置では、外部アドレス信号を入力後、−旦外部アド
レス信号を上記第１のラッチ回路１０２でラッチし、ラ
ッチした外部アドレス信号とリフレッシュアドレス信号
と拡張ニブルアドレス信号を上記マルチプレクサ１０３
でマルチブレクスし、マルチブレクスしたアドレス信号
を再び上記第２のラッチ回路１０５でラッチしているた
め、最終的に内部アドレスを決定するまでの時間を長引
かせていた。
定装置では、外部アドレス信号を入力後、−旦外部アド
レス信号を上記第１のラッチ回路１０２でラッチし、ラ
ッチした外部アドレス信号とリフレッシュアドレス信号
と拡張ニブルアドレス信号を上記マルチプレクサ１０３
でマルチブレクスし、マルチブレクスしたアドレス信号
を再び上記第２のラッチ回路１０５でラッチしているた
め、最終的に内部アドレスを決定するまでの時間を長引
かせていた。
そこで、本発明の目的は、内部アドレスを決定するまで
の時間を短縮することができる半導体記憶装置の内部ア
ドレス決定装置を提供することにある。
の時間を短縮することができる半導体記憶装置の内部ア
ドレス決定装置を提供することにある。
く課題を解決するための手段〉
第１図は本発明の半導体記憶装置の内部アドレス決定装
置の概念図を示す。本発明の半導体記憶装置の内部アド
レス決定装置は、外部アドレスストローブ信号と外部ア
ドレス信号を受ける入力部１と、上記入力部ｌから受け
る外部アドレス信号とカウンターに記憶されているアド
レス信号をマルチプレクスするマルチプレクサ３と、上
記入力部ｌからの外部アドレス信号をマルチプレクサ３
に取り込むタイミングを制御する第１の制御信号と上記
カウンターに記憶されているアドレス信号をマルチプレ
クサ３に取り込むタイミングを制御する第２の制御信号
を発生するタイミング回路４と、上記マルチプレクサ３
から受けるアドレス信号をラッチするラッチ回路５を備
えることを特徴としている。
置の概念図を示す。本発明の半導体記憶装置の内部アド
レス決定装置は、外部アドレスストローブ信号と外部ア
ドレス信号を受ける入力部１と、上記入力部ｌから受け
る外部アドレス信号とカウンターに記憶されているアド
レス信号をマルチプレクスするマルチプレクサ３と、上
記入力部ｌからの外部アドレス信号をマルチプレクサ３
に取り込むタイミングを制御する第１の制御信号と上記
カウンターに記憶されているアドレス信号をマルチプレ
クサ３に取り込むタイミングを制御する第２の制御信号
を発生するタイミング回路４と、上記マルチプレクサ３
から受けるアドレス信号をラッチするラッチ回路５を備
えることを特徴としている。
く作用〉
上記タイミング回路４が、外部アドレス信号を取り込む
タイミングを制御する第１の制御信号と、カウンターに
記憶されているアドレス信号を取り込むタイミングを制
御する第２の制御信号のいずれかを発生する。上記マル
チプレクサ３は、上記第１．第２の制御信号のいずれか
を受けて、上記入力部ｌの出力である外部アドレス信号
を取り込むかあるいはカウンターに記憶されているアド
レス信号を取り込んで、外部アドレス信号とカウンター
に記憶されているアドレス信号をマルチブレクスする。
タイミングを制御する第１の制御信号と、カウンターに
記憶されているアドレス信号を取り込むタイミングを制
御する第２の制御信号のいずれかを発生する。上記マル
チプレクサ３は、上記第１．第２の制御信号のいずれか
を受けて、上記入力部ｌの出力である外部アドレス信号
を取り込むかあるいはカウンターに記憶されているアド
レス信号を取り込んで、外部アドレス信号とカウンター
に記憶されているアドレス信号をマルチブレクスする。
そして、上記ラッチ回路５は上記マルチプレクサ３がマ
ルチブレクスしたアドレス信号をラッチする。
ルチブレクスしたアドレス信号をラッチする。
すなわち、本発明の半導体記憶装置の内部アドレス決定
装置におけるマルチプレクサ３は、第４図に示す従来の
半導体記憶装置の内部アドレス決定装置のトランスファ
ゲート１０６とマルチプレフサ１０３の機能を兼ねるも
のであり、タイミング回路１０４の制御信号を受けて外
部アドレス信号を取り込む機能と、外部アドレス信号と
カウンターに記憶されているアドレス信号をマルチプレ
クスする機能を兼ねている。また、第１図のタイミング
回路４は、前述のように、外部アドレス信号を取り込む
かカウンターに記憶されているアドレス信号を取り込む
かのいずれかの場合かを判断し、外部アドレス信号を取
り込むタイミングを制御する第１の制御信号と、カウン
ターに記憶されているアドレス信号を取り込むタイミン
グを制御する第２の制御信号のいずれかを発生する。し
たがって、第１図に示す本発明の半導体記憶装置の内部
アドレス決定装置では、第４図に示す従来の半導体記憶
装置の内部アドレス決定装置の第１゜第２の２つのラッ
チ回路１０２，１０５のうち外部アドレス信号をラッチ
する第１のラッチ回路１０２を省くことができるので、
その分、内部アドレスを決定するまでの時間を短縮する
ことができる。
装置におけるマルチプレクサ３は、第４図に示す従来の
半導体記憶装置の内部アドレス決定装置のトランスファ
ゲート１０６とマルチプレフサ１０３の機能を兼ねるも
のであり、タイミング回路１０４の制御信号を受けて外
部アドレス信号を取り込む機能と、外部アドレス信号と
カウンターに記憶されているアドレス信号をマルチプレ
クスする機能を兼ねている。また、第１図のタイミング
回路４は、前述のように、外部アドレス信号を取り込む
かカウンターに記憶されているアドレス信号を取り込む
かのいずれかの場合かを判断し、外部アドレス信号を取
り込むタイミングを制御する第１の制御信号と、カウン
ターに記憶されているアドレス信号を取り込むタイミン
グを制御する第２の制御信号のいずれかを発生する。し
たがって、第１図に示す本発明の半導体記憶装置の内部
アドレス決定装置では、第４図に示す従来の半導体記憶
装置の内部アドレス決定装置の第１゜第２の２つのラッ
チ回路１０２，１０５のうち外部アドレス信号をラッチ
する第１のラッチ回路１０２を省くことができるので、
その分、内部アドレスを決定するまでの時間を短縮する
ことができる。
〈実施例〉
第２図は、ＣＡＳビフォアＲＡＳリフレッンユモードと
、拡張ニブルモードを備えた本発明の一実施例の半導体
記憶装置の内部アドレス決定装置の回路図である。第３
図は上記内部アドレス決定装置のタイミング図である。
、拡張ニブルモードを備えた本発明の一実施例の半導体
記憶装置の内部アドレス決定装置の回路図である。第３
図は上記内部アドレス決定装置のタイミング図である。
第２図に示すように、この半導体記憶装置の内部アドレ
ス決定装置は、外部アドレスストローブ信号としてのＲ
ＡＳクロック信号と外部アドレス信号を受ける入力部１
と、行アドレス信号をラッチするラッチ回路５１と、列
アドレス信号をラッチするラッチ回路５２と、外部行ア
ドレス信号と図示しないリフレッシュカウンターに記憶
されたリフレッシュアドレス信号をマルチプレクスする
マルチプレクサ３１と、外部列アドレス信号と図示しな
い拡張ニブルカウンターに記憶された拡張ニブルアドレ
ス信号をマルチプレクスするマルチプレクサ３２と、外
部行アドレス信号を取り込むタイミングを制御する外部
行アドレス選択信号φ１と、リフレッシュアドレス信号
を取り込むタイミングを制御するリフレッシュアドレス
選択信号φ２と、外部列アドレス信号を取り込むタイミ
ングを制御する外部列アドレス選択信号φ３と、拡張ニ
ブルアドレス信号を取り込むタイミングを制御する拡張
ニブルアドレス選択信号φ４を発生するタイミング回路
４を備えている。上記入力部１は、ＲＡＳクロック信号
と外部アドレス信号を受けるノア回路７と、そのノア回
路７の出力端子に接続したインバータ８を備える。上記
アドレスマルチプレクサ３１は、Ｎ型ＭＯＳ）ランジス
タ９．ｌＯを備えている。上記Ｎ型ＭＯＳトランジスタ
９は上記タイミング回路４が出力するリフレッシュアド
レス選択信号φ２をゲートに受けて、上記リフレッンユ
カウンターからのリフレッシュアドレス信号のラッチ回
路５１への出力を制御している。また、上記Ｎ型ＭＯＳ
トランジスタｌＯはゲートにタイミング回路４が出力す
る外部行アドレス選択信号φ１を受けて、外部行アドレ
ス信号のラッチ回路５１への出力を制御している。一方
、今一つのアドレスマルチプレクサ３２は、Ｎ型ＭＯＳ
）ランジスタ１１，１２を備えている。上記Ｎ型ＭＯＳ
トランジスタ１１はゲートにタイミング回路４が出力す
る外部列アドレス選択信号φ３を受けて、外部列アドレ
ス信号のラッチ回路５２への出力を制御している。
ス決定装置は、外部アドレスストローブ信号としてのＲ
ＡＳクロック信号と外部アドレス信号を受ける入力部１
と、行アドレス信号をラッチするラッチ回路５１と、列
アドレス信号をラッチするラッチ回路５２と、外部行ア
ドレス信号と図示しないリフレッシュカウンターに記憶
されたリフレッシュアドレス信号をマルチプレクスする
マルチプレクサ３１と、外部列アドレス信号と図示しな
い拡張ニブルカウンターに記憶された拡張ニブルアドレ
ス信号をマルチプレクスするマルチプレクサ３２と、外
部行アドレス信号を取り込むタイミングを制御する外部
行アドレス選択信号φ１と、リフレッシュアドレス信号
を取り込むタイミングを制御するリフレッシュアドレス
選択信号φ２と、外部列アドレス信号を取り込むタイミ
ングを制御する外部列アドレス選択信号φ３と、拡張ニ
ブルアドレス信号を取り込むタイミングを制御する拡張
ニブルアドレス選択信号φ４を発生するタイミング回路
４を備えている。上記入力部１は、ＲＡＳクロック信号
と外部アドレス信号を受けるノア回路７と、そのノア回
路７の出力端子に接続したインバータ８を備える。上記
アドレスマルチプレクサ３１は、Ｎ型ＭＯＳ）ランジス
タ９．ｌＯを備えている。上記Ｎ型ＭＯＳトランジスタ
９は上記タイミング回路４が出力するリフレッシュアド
レス選択信号φ２をゲートに受けて、上記リフレッンユ
カウンターからのリフレッシュアドレス信号のラッチ回
路５１への出力を制御している。また、上記Ｎ型ＭＯＳ
トランジスタｌＯはゲートにタイミング回路４が出力す
る外部行アドレス選択信号φ１を受けて、外部行アドレ
ス信号のラッチ回路５１への出力を制御している。一方
、今一つのアドレスマルチプレクサ３２は、Ｎ型ＭＯＳ
）ランジスタ１１，１２を備えている。上記Ｎ型ＭＯＳ
トランジスタ１１はゲートにタイミング回路４が出力す
る外部列アドレス選択信号φ３を受けて、外部列アドレ
ス信号のラッチ回路５２への出力を制御している。
また、上記Ｎ型ＭＯＳトランジスタ１２はゲートにタイ
ミング回路４が出力する拡張ニブルアドレス選択信号φ
４を受けて、拡張ニブルアドレス信号のラッチ回路５２
への出力を制御する。上記ラッチ回路５１は、逆並列接
続したインバータ１３１４からなり、ラッチ回路５２は
、逆並列接続したインバータ１５．１６からなる。
ミング回路４が出力する拡張ニブルアドレス選択信号φ
４を受けて、拡張ニブルアドレス信号のラッチ回路５２
への出力を制御する。上記ラッチ回路５１は、逆並列接
続したインバータ１３１４からなり、ラッチ回路５２は
、逆並列接続したインバータ１５．１６からなる。
この半導体記憶装置は、第３図に示す動作タイミニノブ
に基づいて次のように動作する。なお、第３図中実線は
ノーマルモード時の動作のタイミング、破線はＣＡＳビ
フォアＲＡＳリフレッンユモード時または拡張ニブルモ
ード時の動作のタイミングをそれぞれ示している。
に基づいて次のように動作する。なお、第３図中実線は
ノーマルモード時の動作のタイミング、破線はＣＡＳビ
フォアＲＡＳリフレッンユモード時または拡張ニブルモ
ード時の動作のタイミングをそれぞれ示している。
ノーマルモード時は、上記タイミング回路４が外部行ア
ドレス信号を取り込むタイミングを制御する外部行アド
レス選択信号φ１を発生し、上記マルチプレクサ３１の
Ｎ型ＭＯ９）ランジスタ１０が上記外部行アドレス選択
信号φｌを受けてオンし、上記マルチプレクサ３１が入
力部ｌの出力を取り込み、上記ラッチ回路５１が上記マ
ルチプレクサ３１の出力すなわち外部行アドレス信号を
ラッチする。
ドレス信号を取り込むタイミングを制御する外部行アド
レス選択信号φ１を発生し、上記マルチプレクサ３１の
Ｎ型ＭＯ９）ランジスタ１０が上記外部行アドレス選択
信号φｌを受けてオンし、上記マルチプレクサ３１が入
力部ｌの出力を取り込み、上記ラッチ回路５１が上記マ
ルチプレクサ３１の出力すなわち外部行アドレス信号を
ラッチする。
一方、ＣＡＳビフォアＲＡＳリフレッシュモード時は、
上記タイミング回路４がリフレッシュアドレスを取り込
むタイミングを制御するリフレッシュアドレス選択信号
φ２を発生し、上記マルチプレクサ３１のＮ型ＭＯＳト
ランジスタ９が上記リフレッシュアドレス選択信号φ２
を受はリフレッシュアドレス信号を取り込み、上記ラッ
チ回路５１が上記マルチプレクサ３１の出力であるリフ
レッシュアドレス信号をラッチする。
上記タイミング回路４がリフレッシュアドレスを取り込
むタイミングを制御するリフレッシュアドレス選択信号
φ２を発生し、上記マルチプレクサ３１のＮ型ＭＯＳト
ランジスタ９が上記リフレッシュアドレス選択信号φ２
を受はリフレッシュアドレス信号を取り込み、上記ラッ
チ回路５１が上記マルチプレクサ３１の出力であるリフ
レッシュアドレス信号をラッチする。
また、上記タイミング回路４が外部列アドレス信号を取
り込むタイミングを制御する外部列アドレス選択信号φ
３を発生したときには、上記マルチプレクサ３２のＮｙ
ＭＭＯＳトランジスタ１１が上記外部列アドレス選択信
号φ３を受けてオンし、上記マルチプレクサ３１が入力
部ｌの出力を取り込み、上記ラッチ回路５２が上記マル
チプレクサ３２の出力すなわち外部列アドレス信号をラ
ッチする。
り込むタイミングを制御する外部列アドレス選択信号φ
３を発生したときには、上記マルチプレクサ３２のＮｙ
ＭＭＯＳトランジスタ１１が上記外部列アドレス選択信
号φ３を受けてオンし、上記マルチプレクサ３１が入力
部ｌの出力を取り込み、上記ラッチ回路５２が上記マル
チプレクサ３２の出力すなわち外部列アドレス信号をラ
ッチする。
一方、拡張ニブルモード時は、上記タイミング回路４が
拡張ニブルアドレス信号を取り込むタイミングを制御す
る拡張ニブルアドレス選択信号φ４を発生し、上記マル
チプレクサ３２のＮ型ＭＯＳトランジスタ１２が上記拡
張ニブルアドレス選択信号φ４を受けてオンし、上記マ
ルチプレクサ３２が拡張ニブルアドレス信号を取り込み
、上記ラッチ回路５２が上記マルチプレクサ３２の出力
である拡張ニブルアドレス信号をラッチする。
拡張ニブルアドレス信号を取り込むタイミングを制御す
る拡張ニブルアドレス選択信号φ４を発生し、上記マル
チプレクサ３２のＮ型ＭＯＳトランジスタ１２が上記拡
張ニブルアドレス選択信号φ４を受けてオンし、上記マ
ルチプレクサ３２が拡張ニブルアドレス信号を取り込み
、上記ラッチ回路５２が上記マルチプレクサ３２の出力
である拡張ニブルアドレス信号をラッチする。
この上うに、この半導体記憶装置の内部アドレス決定装
置のマルチプレクサ３１３２は、従来の第４図の半導体
記憶装置のトランスファゲート１０６とマルチプレクサ
１０３の機能を兼ねる。
置のマルチプレクサ３１３２は、従来の第４図の半導体
記憶装置のトランスファゲート１０６とマルチプレクサ
１０３の機能を兼ねる。
すなわち、タイミング回路の制御信号を受けて外部アド
レス信号を取り込む機能と、外部アドレス信号とカウン
ターに記憶されているアドレス信号をマルチプレクスす
る機能を兼ねている。また、第２図のタイミング回路４
は、ノーマルモードがリフレッシュモードかを判断し、
ノーマルモード時は外部行アドレス信号を取り込むタイ
ミングを制御する外部行アドレス選択信号φｌを発生し
、リフレッシュモード時はリフレッシュアドレス信号を
取り込むタイミングを制御するリフレッシュアドレス選
択信号φ２を発生する。また、タイミング回路４は、ノ
ーマルモードか拡張ニブルモードかを判断し、ノーマル
モード時は外部列アドレス信号を取り込むタイミングを
制御する外部列アドレス選択信号φ３を発生し、拡張ニ
ブルモード時は拡張ニブルアドレス信号を取り込むタイ
ミングを制御する拡張ニブルアドレス選択信号φ４を発
生する。したがって、この半導体記憶装置の内部アドレ
ス決定装置では、第４図に示す従来の半導体記憶装置の
第１．第２の２つのラッチ回路１０２、．１０５のうち
外部アドレス信号をラッチする第１のラッチ回路１０２
を省くことができる。
レス信号を取り込む機能と、外部アドレス信号とカウン
ターに記憶されているアドレス信号をマルチプレクスす
る機能を兼ねている。また、第２図のタイミング回路４
は、ノーマルモードがリフレッシュモードかを判断し、
ノーマルモード時は外部行アドレス信号を取り込むタイ
ミングを制御する外部行アドレス選択信号φｌを発生し
、リフレッシュモード時はリフレッシュアドレス信号を
取り込むタイミングを制御するリフレッシュアドレス選
択信号φ２を発生する。また、タイミング回路４は、ノ
ーマルモードか拡張ニブルモードかを判断し、ノーマル
モード時は外部列アドレス信号を取り込むタイミングを
制御する外部列アドレス選択信号φ３を発生し、拡張ニ
ブルモード時は拡張ニブルアドレス信号を取り込むタイ
ミングを制御する拡張ニブルアドレス選択信号φ４を発
生する。したがって、この半導体記憶装置の内部アドレ
ス決定装置では、第４図に示す従来の半導体記憶装置の
第１．第２の２つのラッチ回路１０２、．１０５のうち
外部アドレス信号をラッチする第１のラッチ回路１０２
を省くことができる。
したがって、この半導体記憶装置が内部アドレスを決定
するまでの時間を短縮することができる。
するまでの時間を短縮することができる。
〈発明の効果〉
以上より明らかなように、この発明の半導体記憶装置の
内部アドレス決定装置は、入力部からの外部アドレス信
号をマルチプレクサに取り込むタイミングを制御する第
１の制御信号とカウンターに記憶されているアドレス信
号をマルチプレクサに取り込むタイミングを制御する第
２の制御信号を発生するタイミング回路を備えるので、
マルチプレクサに従来のラッチ回路とトランスファゲー
トの役目を兼ねさせることができ、マルチプレクサが入
力部からの外部アドレス信号とカウンターに記憶されて
いるアドレス信号とをマルチプレクスする時間と、マル
チプレクサしたアドレス信号をラッチ回路がラッチする
時間とだけで内部アドレスを決定することができる。し
たがって、この発明によれば、内部アドレスを決定する
までの時間を短縮することができる。
内部アドレス決定装置は、入力部からの外部アドレス信
号をマルチプレクサに取り込むタイミングを制御する第
１の制御信号とカウンターに記憶されているアドレス信
号をマルチプレクサに取り込むタイミングを制御する第
２の制御信号を発生するタイミング回路を備えるので、
マルチプレクサに従来のラッチ回路とトランスファゲー
トの役目を兼ねさせることができ、マルチプレクサが入
力部からの外部アドレス信号とカウンターに記憶されて
いるアドレス信号とをマルチプレクスする時間と、マル
チプレクサしたアドレス信号をラッチ回路がラッチする
時間とだけで内部アドレスを決定することができる。し
たがって、この発明によれば、内部アドレスを決定する
までの時間を短縮することができる。
第１図はこの発明の半導体記憶装置の内部アドレス決定
装置の概念図、第２図は上記半導体記憶装置の内部アド
レス決定装置の回路図、第３図は上記半導体記憶装置の
内部アドレス決定装置の動作タイミングを示す図、第４
図は従来の半導体記憶装置の内部アドレス決定装置の回
路図、第５図は従来の半導体記憶装置の内部アドレス決
定装置の動作タイミングを示す図である。 ｔ、ｔｏｔ・・・入力部、 ４．１０４・・・タイミング回路、 ３．３１．３２．１０３・・・マルチプレクサ、５．５
１．５２，１０２，１０５・・・ラッチ回路、１０６・
・・トランスファゲート。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆はか１８第 ２ 図 実線はノーマルモード（１１−ｄ４）
装置の概念図、第２図は上記半導体記憶装置の内部アド
レス決定装置の回路図、第３図は上記半導体記憶装置の
内部アドレス決定装置の動作タイミングを示す図、第４
図は従来の半導体記憶装置の内部アドレス決定装置の回
路図、第５図は従来の半導体記憶装置の内部アドレス決
定装置の動作タイミングを示す図である。 ｔ、ｔｏｔ・・・入力部、 ４．１０４・・・タイミング回路、 ３．３１．３２．１０３・・・マルチプレクサ、５．５
１．５２，１０２，１０５・・・ラッチ回路、１０６・
・・トランスファゲート。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆はか１８第 ２ 図 実線はノーマルモード（１１−ｄ４）
Claims (1)
- （１）外部アドレスストローブ信号と外部アドレス信号
を受ける入力部と、 上記入力部から受ける外部アドレス信号とカウンターに
記憶されているアドレス信号をマルチプレクスするマル
チプレクサと、 上記人力部からの外部アドレス信号をマルチプレクサに
取り込むタイミングを制御する第１の制御信号と上記カ
ウンターに記憶されているアドレス信号をマルチプレク
サに取り込むタイミングを制御する第２の制御信号を発
生するタイミング回路と、 上記マルチプレクサから受けるアドレス信号をラッチす
るラッチ回路を備えた半導体記憶装置の内部アドレス決
定装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063611A JP2547268B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体記憶装置の内部アドレス決定装置 |
| US07/668,639 US5212665A (en) | 1990-03-14 | 1991-03-13 | Internal address determining device for semiconductor memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063611A JP2547268B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体記憶装置の内部アドレス決定装置 |
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| JP2547268B2 JP2547268B2 (ja) | 1996-10-23 |
Family
ID=13234270
Family Applications (1)
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|---|---|---|---|
| JP2063611A Expired - Fee Related JP2547268B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体記憶装置の内部アドレス決定装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5212665A (ja) |
| JP (1) | JP2547268B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08241593A (ja) * | 1995-01-25 | 1996-09-17 | Samsung Electron Co Ltd | 半導体メモリ装置のアドレスバッファ回路 |
| KR100271714B1 (ko) * | 1997-06-18 | 2000-11-15 | 김영환 | 컬럼 어드레스 내부 카운터 장치 |
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|---|---|---|---|---|
| US5629901A (en) * | 1995-12-05 | 1997-05-13 | International Business Machines Corporation | Multi write port register |
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| JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
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-
1991
- 1991-03-13 US US07/668,639 patent/US5212665A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100271714B1 (ko) * | 1997-06-18 | 2000-11-15 | 김영환 | 컬럼 어드레스 내부 카운터 장치 |
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