JPH0632235B2 - シフト・レジスタ - Google Patents
シフト・レジスタInfo
- Publication number
- JPH0632235B2 JPH0632235B2 JP61221095A JP22109586A JPH0632235B2 JP H0632235 B2 JPH0632235 B2 JP H0632235B2 JP 61221095 A JP61221095 A JP 61221095A JP 22109586 A JP22109586 A JP 22109586A JP H0632235 B2 JPH0632235 B2 JP H0632235B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- inverter
- input
- memory cell
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 210000004027 cell Anatomy 0.000 claims description 25
- 210000000352 storage cell Anatomy 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフト・レジスタに関し、特にレーシングを起
こすことなく、安定して双方向にシフト動作を行なわす
ことができ、かつ素子数が少なく集積回路化に適したシ
フト・レジスタに関する。
こすことなく、安定して双方向にシフト動作を行なわす
ことができ、かつ素子数が少なく集積回路化に適したシ
フト・レジスタに関する。
従来のシフト・レジスタはＤフリップフロップのように
素子数の多い記憶素子を基本セルとして使用していた。
素子数の多い記憶素子を基本セルとして使用していた。
上述した従来のシフト・レジスタは、情報を格納する記
憶素子としてＤタイプフリップフロップ（以下Ｄ・Ｆ／
Ｆ）が使用されていることが多いが、このＤ・Ｆ／Ｆそ
のものが素子数が多く、さらにセット、リセット機能を
追加すると素子数が増大し、特に集積回路に構成する場
合に面積が大きくなってしまうという欠点があった。
憶素子としてＤタイプフリップフロップ（以下Ｄ・Ｆ／
Ｆ）が使用されていることが多いが、このＤ・Ｆ／Ｆそ
のものが素子数が多く、さらにセット、リセット機能を
追加すると素子数が増大し、特に集積回路に構成する場
合に面積が大きくなってしまうという欠点があった。
本発明のシフト・レジスタは２つのインバータをそれぞ
れの制御線をゲート入力にもつ２つの単チャンネルＭＯ
Ｓトランジスタを介して接続することにより構成される
メモリ・セルを１ビットの記憶セルとし、記憶セル間の
接続は、前述とは異なる制御線をゲート入力にもつ２つ
の単チャンネルＭＯＳトランジスタを介して行なわれて
おり、従来のシフト・レジスタと違って、メモリ・セル
を用いて構成されるという独創的内容を有する。
れの制御線をゲート入力にもつ２つの単チャンネルＭＯ
Ｓトランジスタを介して接続することにより構成される
メモリ・セルを１ビットの記憶セルとし、記憶セル間の
接続は、前述とは異なる制御線をゲート入力にもつ２つ
の単チャンネルＭＯＳトランジスタを介して行なわれて
おり、従来のシフト・レジスタと違って、メモリ・セル
を用いて構成されるという独創的内容を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明に使用する記憶セルであり、第２図は第
１図の記憶セルを用いてクロック１相で動作するシフト
・レジスタの１実施例である。第３図は第２図における
実施例のシフト動作を説明するためのタイミング・チャ
ートである。
１図の記憶セルを用いてクロック１相で動作するシフト
・レジスタの１実施例である。第３図は第２図における
実施例のシフト動作を説明するためのタイミング・チャ
ートである。
第２図において１，２，５，６は記憶セル２１，２２を
構成するＣＭＯＳインバータ、３，４，７，８，１９，
２０はNch エンハンスメント形ＭＯＳトランジスタ
（以下Nch Trと略す）、９〜１１は端子１６〜１８の入
力信号を反転するためのインバータ、１２，１５はＡＮ
Ｄゲート、１３〜１４はＡＮＤ−ＯＲゲート、１６はシ
フト・イネーブル端子、１７は順方向／逆方向シフト切
換え端子、１８はクロック端子である。
構成するＣＭＯＳインバータ、３，４，７，８，１９，
２０はNch エンハンスメント形ＭＯＳトランジスタ
（以下Nch Trと略す）、９〜１１は端子１６〜１８の入
力信号を反転するためのインバータ、１２，１５はＡＮ
Ｄゲート、１３〜１４はＡＮＤ−ＯＲゲート、１６はシ
フト・イネーブル端子、１７は順方向／逆方向シフト切
換え端子、１８はクロック端子である。
第３図において、区間Ｉでは、ＡＮＤゲート１２，１５
の出力はローレベル（以下Ｌと略す）となるためNch Tr
１９，２０はオフする。また、ＡＮＤ−ＯＲゲート１
３，１４の出力はハイレベル（以下Ｈと略す）になるた
め、Nch Tr３，４，７，８はオンする。このため各記憶
セルに格納されている情報は安定に保持され、シフト動
作は行なわない。
の出力はローレベル（以下Ｌと略す）となるためNch Tr
１９，２０はオフする。また、ＡＮＤ−ＯＲゲート１
３，１４の出力はハイレベル（以下Ｈと略す）になるた
め、Nch Tr３，４，７，８はオンする。このため各記憶
セルに格納されている情報は安定に保持され、シフト動
作は行なわない。
区間IIにおいて、クロックがＨの区間では、ＡＮＤ−Ｏ
Ｒゲート１３，１４およびＡＮＤゲート１５によりNch
Tr３，４，７，８，２０がオフし、ＡＮＤゲート１２に
よりNch Tr１９がオンする。この時ＣＭＯＳインバータ
２のゲート容量に保持されていた記憶セル２１の情報が
Nch Tr１９を通って記憶セル２２を構成するＣＭＯＳイ
ンバータ５のゲート容量に転送される。そしてクロック
がＬになるとＡＮＤゲート１２によりNch Tr１９はオフ
し、ＡＮＤ−ＯＲゲート１４によりNch Tr４および８が
オンするため、記憶セル２２においてＣＭＯＳインバー
タ５のゲート容量に転送された記憶セル２１の情報がNc
h Tr８を通ってＣＭＯＳインバータ６のゲート容量へ貯
えられる。つまり区間IIにおいて、記憶セル２１の情報
が記憶セル２２に１ビットシフトしたことになる。
Ｒゲート１３，１４およびＡＮＤゲート１５によりNch
Tr３，４，７，８，２０がオフし、ＡＮＤゲート１２に
よりNch Tr１９がオンする。この時ＣＭＯＳインバータ
２のゲート容量に保持されていた記憶セル２１の情報が
Nch Tr１９を通って記憶セル２２を構成するＣＭＯＳイ
ンバータ５のゲート容量に転送される。そしてクロック
がＬになるとＡＮＤゲート１２によりNch Tr１９はオフ
し、ＡＮＤ−ＯＲゲート１４によりNch Tr４および８が
オンするため、記憶セル２２においてＣＭＯＳインバー
タ５のゲート容量に転送された記憶セル２１の情報がNc
h Tr８を通ってＣＭＯＳインバータ６のゲート容量へ貯
えられる。つまり区間IIにおいて、記憶セル２１の情報
が記憶セル２２に１ビットシフトしたことになる。
区間IIにおいて順方向／逆方向シフト切換え端子にＬが
入力されるため、クロックがＨの区間では、ＡＮＤ−Ｏ
Ｒゲート１３１４およびＡＮＤゲート１２の出力がＬ
となるためNch Tr３，４，７，８，１９はオフし、ＡＮ
Ｄゲート１５の出力がＨとなるためNch Tr２０がオンす
る。この時ＣＭＯＳインバータ５のゲート容量に貯えら
れていた記憶セル２２の情報がNch Tr２０を通って記憶
セル２１を構成するＣＭＯＳインバータ２のゲート容量
へ転送される。そしてクロックがＬになるとＡＮＤゲー
ト１５によりNch Tr２０はオフし、ＡＮＤ−ＯＲゲート
１３によりNch Tr３，７がオンするため、記憶セル２１
においてＣＭＯＳインバータ２のゲート容量に転送され
た記憶セル２２の情報がNch３を通ってＣＮＯＳインバ
ータ１のゲート容量に貯えられる。つまり、区間IIIに
おいては、区間IIの場合とは逆に１ビットシフトしたこ
とになる。
入力されるため、クロックがＨの区間では、ＡＮＤ−Ｏ
Ｒゲート１３１４およびＡＮＤゲート１２の出力がＬ
となるためNch Tr３，４，７，８，１９はオフし、ＡＮ
Ｄゲート１５の出力がＨとなるためNch Tr２０がオンす
る。この時ＣＭＯＳインバータ５のゲート容量に貯えら
れていた記憶セル２２の情報がNch Tr２０を通って記憶
セル２１を構成するＣＭＯＳインバータ２のゲート容量
へ転送される。そしてクロックがＬになるとＡＮＤゲー
ト１５によりNch Tr２０はオフし、ＡＮＤ−ＯＲゲート
１３によりNch Tr３，７がオンするため、記憶セル２１
においてＣＭＯＳインバータ２のゲート容量に転送され
た記憶セル２２の情報がNch３を通ってＣＮＯＳインバ
ータ１のゲート容量に貯えられる。つまり、区間IIIに
おいては、区間IIの場合とは逆に１ビットシフトしたこ
とになる。
第４図は、本発明の実施例２の回路図である。第４図に
おいて、記憶セル、シフトイネーブル端子、順方向／逆
方向シフト切換え端子および前記２つの端子より入力さ
れる信号を反転させるためのインバータは第３図と同様
であるが、この実施例２では、２相クロックをそれぞれ
端子２７，２８に入力させることによってシフト動作を
行なう。
おいて、記憶セル、シフトイネーブル端子、順方向／逆
方向シフト切換え端子および前記２つの端子より入力さ
れる信号を反転させるためのインバータは第３図と同様
であるが、この実施例２では、２相クロックをそれぞれ
端子２７，２８に入力させることによってシフト動作を
行なう。
第５図は第４図の回路が動作するタイミングを示した図
であるが、シフト動作の原理は第３図と同じであるので
説明は省略するが、この場合、２相クロックにスリット
があるため、より一層の安定したシフト動作を行なわせ
ることができる。
であるが、シフト動作の原理は第３図と同じであるので
説明は省略するが、この場合、２相クロックにスリット
があるため、より一層の安定したシフト動作を行なわせ
ることができる。
以上、説明したように、本発明は２つのインバータを２
つの単チャンネルＭＯＳトランジスタを介して接続する
ことにより記憶セルを構成し、次段の記憶セルとの間
に、さらに２つの単チャンネルＭＯＳトランジスタを介
して接続させることによりレーシングのない安定したシ
フト動作を行なわすことができ、かつ素子数の少ない双
方向シフト・レジスタを構成することができる。
つの単チャンネルＭＯＳトランジスタを介して接続する
ことにより記憶セルを構成し、次段の記憶セルとの間
に、さらに２つの単チャンネルＭＯＳトランジスタを介
して接続させることによりレーシングのない安定したシ
フト動作を行なわすことができ、かつ素子数の少ない双
方向シフト・レジスタを構成することができる。
また、セット、リセット機能の追加にも若干のトランジ
スタの追加により実現できる。
スタの追加により実現できる。
第１図は本発明による記憶セルの１例、第２図は第１図
の記憶セルを使用した本発明によるシフト・レジスタの
実施例１、第３図は第２図のシフト・レジスタの動作を
説明するためのタイミング・チャート、第４図は第１図
の記憶セルを使用した本発明によるシフト・レジスタの
実施例２、第５図は第４図のシフト・レジスタの動作を
説明するためのタイミング・チャート。 １，２，５，６…ＣＭＯＳインバータ、３，４，７，
８，１９，２０…NchエンハンスメントＭＯＳトランジ
スタ、９〜１１…インバータ、１２，１５，２３，２６
…ＡＮＤゲート、１３，１４，２４，２５…ＡＮＤ−Ｏ
Ｒゲート、１６…シフト・イネーブル入力端子、１７…
順方向／逆方向シフト切換え入力端子、１８，２７，２
９…クロック入力端子。
の記憶セルを使用した本発明によるシフト・レジスタの
実施例１、第３図は第２図のシフト・レジスタの動作を
説明するためのタイミング・チャート、第４図は第１図
の記憶セルを使用した本発明によるシフト・レジスタの
実施例２、第５図は第４図のシフト・レジスタの動作を
説明するためのタイミング・チャート。 １，２，５，６…ＣＭＯＳインバータ、３，４，７，
８，１９，２０…NchエンハンスメントＭＯＳトランジ
スタ、９〜１１…インバータ、１２，１５，２３，２６
…ＡＮＤゲート、１３，１４，２４，２５…ＡＮＤ−Ｏ
Ｒゲート、１６…シフト・イネーブル入力端子、１７…
順方向／逆方向シフト切換え入力端子、１８，２７，２
９…クロック入力端子。
Claims (1)
- 【請求項１】情報をビットごとに転送することのできる
シフト・レジスタにおいて、その記憶セルは、第１のイ
ンバータの入力と第２のインバータの出力、および第１
のインバータの出力と第２のインバータの入力がそれぞ
れ第１の制御線がゲートに入力される第１の単チャンネ
ルＭＯＳトランジスタと第２の制御線がゲートに入力さ
れる第２の単チャンネルＭＯＳトランジスタを介して接
続され、記憶セル間は、第２のインバータの入力および
出力が、次段の記憶セルにおける第１のインバータの出
力および入力と、それぞれ第３および第４の制御線がゲ
ートに入力される第３および第４の単チャンネルＭＯＳ
トランジスタを介して接続されていることを特徴とする
シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221095A JPH0632235B2 (ja) | 1986-09-19 | 1986-09-19 | シフト・レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221095A JPH0632235B2 (ja) | 1986-09-19 | 1986-09-19 | シフト・レジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376198A JPS6376198A (ja) | 1988-04-06 |
| JPH0632235B2 true JPH0632235B2 (ja) | 1994-04-27 |
Family
ID=16761409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221095A Expired - Lifetime JPH0632235B2 (ja) | 1986-09-19 | 1986-09-19 | シフト・レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632235B2 (ja) |
-
1986
- 1986-09-19 JP JP61221095A patent/JPH0632235B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6376198A (ja) | 1988-04-06 |
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