JPH0658925B2 - 集積回路試験装置 - Google Patents

集積回路試験装置

Info

Publication number
JPH0658925B2
JPH0658925B2 JP58202658A JP20265883A JPH0658925B2 JP H0658925 B2 JPH0658925 B2 JP H0658925B2 JP 58202658 A JP58202658 A JP 58202658A JP 20265883 A JP20265883 A JP 20265883A JP H0658925 B2 JPH0658925 B2 JP H0658925B2
Authority
JP
Japan
Prior art keywords
test
integrated circuit
program
storage means
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58202658A
Other languages
English (en)
Other versions
JPS6095930A (ja
Inventor
荘一 鈴木
崇夫 藍原
美津男 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58202658A priority Critical patent/JPH0658925B2/ja
Priority to EP84112834A priority patent/EP0144680B1/en
Priority to DE8484112834T priority patent/DE3475740D1/de
Priority to US06/664,764 priority patent/US4691287A/en
Publication of JPS6095930A publication Critical patent/JPS6095930A/ja
Publication of JPH0658925B2 publication Critical patent/JPH0658925B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/401—Marks applied to devices, e.g. for alignment or identification for identification or tracking
    • H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は集積回路（ＩＣという）の試験装置に関する。
〔発明の技術的背景とその問題点〕
一般にＩＣの試験を行なうに当つては、テストされるデ
バイス（被測定ＩＣ）の品種が変わると、その都度作業
者が第１図の如く該品種（現在テスト中のＩＣの品種）
のテスト用プログラム（テストプログラム）を、紙テー
プ１，磁気テープ２，フロツピデイスク３，デイスク４
等のプログラムの保管媒体から捜し出し、テストシステ
ム５に読み込ませてテストを実行している。第１図にお
いて６はテスタ本体、７はテスタ制御用端末装置、８は
テストデバイス（テストされるデバイス）である。
しかし上記のような方法では、作業者がテストデバイス
の品種を正確に認識して該品種のテストプログラムを捜
し出し、テストシステムに読み込ませる必要があるた
め、品種交換毎に人手と時間がかかる。また異品種が混
入していてもこれを不良と判定するため、予め品種別に
分類しておく必要がある。このため少量多品種生産の場
合、作業が繁雑で紛らわしく作業効率が悪い。その上、
今後デバイスのカスタム化が進み更に少量品種化の傾向
が促進されてくると、１ロツト中に複数品種製造され、
品種間の分類をせずに製品化することが不可欠の技術と
なつてくるが、従来技術ではこれに対応することは不可
能であつた。
〔発明の目的〕
本発明は上記実情に鑑みてなされたもので、ＩＣ製品の
品種切換えの際、人手によるテストプログラムロードの
作業が不要になるばかりでなく、品種間の分類をせずに
製品化することが可能となり、省力化及び大幅なテスト
効率向上が図れる集積回路試験装置を提供しようとする
ものである。
〔発明の概要〕
本発明は上記目的を達成するために、ＩＣ内部にもたせ
た固有の情報（例えば品種を特定できる情報）により、
現在テスト中のＩＣのテストプログラムを自動的にロー
デイングさせ、テストを行なうようにしたものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第２
図は品種を区別する情報源（この場合複数ビツトのＲＯ
Ｍ）１２を内蔵したＩＣチツプ１１で、１３はＩＣ内部
回路、１４はパツドで、このうち１４１，１４２は電源
ＶDD用パツド、１４３は電源ＶSS用パツド、１４01〜１
４0nはＩＣ品種区別情報導出用パツドである。第３図は
第２図のチツプの実装製品で、２１は本体、２２１〜２
２３はパツド１４１〜１４３に対応する外部導出ピン、
２２01〜２２0nはパツド１４01〜１４0nに対応する外部
導出ピンである。
本発明によるシステムでは、デバイス〔テストされるＩ
Ｃ即ち例えばＩＣチツプ１１あるいは本体２１〕内に品
種を区別する情報源として何ビツトかのメモリ部例えば
ＲＯＭ１２を設け、ウエハテストであればその信号読み
出し用パツド１４01〜１４0n及び電源１４１〜１４３等
を、あるいは製品テストであれば他のピン及び電源２２
１〜２２３等を一定位置に決めておく。そしてウエハテ
ストあるいは製品テストに応じて上記デバイス１１ある
いは２１に、テストスタート時にテスタ（第４図）から
特定の信号が入力されて、デバイス１１あるいは２１内
のＲＯＭ１２から品種を区別する情報を読み出す。この
情報から記憶装置内の該品種に対応するテストプログラ
ムを指示して（第６図）、必要なら第５図のフローチヤ
ートにあるように自動的にテスタ内に上記テストプログ
ラムをローデイングする。そしてテストが開始され、デ
バイスの分類が行なわれるものである。
第４図は上記テストシステムを具体化したテスト装置の
概略を示すものであり、３１はテスタ、３２は各ＩＣ品
番のテストプログラム（第６図参照）をそなえた記憶装
置、33は内部記憶装置をそなえた制御部（例えばCPUに
対応），３４は信号発生部、３５は信号解読部，３６は
テストデバイス１１あるいは２１の測定系である。
第５図は第４図の動作例を示す。まずテストデバイス１
１あるいは２１を所定位置にセツトする。そしてテスト
デバイス１１あるいは２１と測定系３６とのコンタクト
が行なわれる。制御部３３は信号発生部３４および測定
系３６を通してテストデバイス１１あるいは２１に電源
電圧ＶDD，ＶSSを印加し、特定の入力信号つまり品種区
別情報取出し入力をテストデバイス１１あるいは２１に
与える。制御部３３は測定系３６および信号解読部３５
を通してテストデバイスからの応答信号に応じて該当す
るテストプログラムを指定（認識）する（第６図参
照）。次に制御部３３は、自己の内部記憶装置にテスト
プログラムがロードされているか否かを判断する。その
結果“ＮＯ”（否）であれば、記憶装置３２から該当す
るテストプログラムのローデイングを行ない、信号発生
部３４，測定系３６，信号解読部３５を介してテストデ
バイス１１あるいは２１のテストを実行する。もし上記
制御部３３の内部記憶装置に既にテストプログラムがロ
ードされていた際には、そのテストプログラムが該当品
種つまり現在テスト中のテストデバイスの品種か否かを
判断する。その結果“ＮＯ”であれば、記憶装置３２か
ら該当するテストプログラムのローデイングを行なつて
テストを実行する。一方“Ｙｅｓ”の判断結果であれ
ば、前からローデイングされているテストプログラムは
該当プログラムであるから、この場合は記憶装置３２か
らわざわざテストプログラムのローデイングを行なう必
要がないから（アンローデイング）、そのままテストを
実行し、品種の分類を行なうものである。
〔発明の効果〕
以上説明した如く本発明によれば、ＩＣ内の固有の情報
により、テスト装置が自動的にロードすべき記憶装置内
のテストプログラムを指定し、ローデイングまたはアン
ローデイングの実行を行なうため、品種切換え時に人手
を介する必要がないのはもとより、品種間の分類をせず
に製品化し、最終テストの段階で品種別に分類すること
も可能となる。これによつて省力化及び大幅なテスト効
果向上が図れるのみならず、今後ますますカスタム化
し、少量多品種化するデバイスのテストに有益な技術と
なるものである。
【図面の簡単な説明】
第１図は従来のＩＣの試験装置の構成図、第２図は本発
明の一実施例に用いるテストデバイスのＩＣチツプの平
面図、第３図は同完成品の平面図、第４図は同実施例の
装置を示す構成図、第５図は同構成の作用を示すフロー
チヤート、第６図は同作用の説明に用いる品種プログラ
ムの指定状態を示す図である。 １１……ＩＣチツプ（テストデバイス）、１２……ＲＯ
Ｍ、１４……パツド、１４01〜１４0n……ＩＣ品種区別
情報導出用パツド、２１……ＩＣ本体（テストデバイ
ス）、２２01〜２２0n……ＩＣ品種区別情報導出用ピ
ン、３２……記憶装置、３３……制御部、３４……信号
発生部、３５……信号解読部、３６……測定系。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 美津男 神奈川県川崎市幸区堀川町72番地 東京芝 浦電気株式会社堀川町工場内 (56)参考文献 特開 昭59−25258（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】被測定集積回路の内部にもたせた前記集積
    回路の種別に関する固有の複数ビットの論理情報を読み
    出しかつ前記種別を判定する手段を前記被測定集積回路
    の外部に設け、また複数個の集積回路のテストプログラ
    ムを格納した第１の記憶手段を設け、前記判定された集
    積回路の種別に応じたテストプログラムを前記第１の記
    憶手段から取り出し、テストを実行するテスト手段を設
    け、このテスト手段は、前記第１の記憶手段から取り出
    されたテストプログラムを格納する第２の記憶手段を有
    し、この第２の記憶手段の格納データが、次に前記第１
    の記憶手段から取り出されるべきプログラムデータと一
    致するときは、前記第１の記憶手段からプログラムデー
    タの取り出しを行わない構成としたことを特徴とする集
    積回路試験装置。
  2. 【請求項２】前記固有の複数ビットの論理情報は、前記
    集積回路の内部に設けたＲＯＭから得るようにしたこと
    を特徴とする特許請求の範囲第１項に記載の集積回路試
    験装置。
JP58202658A 1983-10-31 1983-10-31 集積回路試験装置 Expired - Lifetime JPH0658925B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58202658A JPH0658925B2 (ja) 1983-10-31 1983-10-31 集積回路試験装置
EP84112834A EP0144680B1 (en) 1983-10-31 1984-10-24 Ic device and a system for testing the same
DE8484112834T DE3475740D1 (en) 1983-10-31 1984-10-24 Ic device and a system for testing the same
US06/664,764 US4691287A (en) 1983-10-31 1984-10-25 IC device and a system for testing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58202658A JPH0658925B2 (ja) 1983-10-31 1983-10-31 集積回路試験装置

Publications (2)

Publication Number Publication Date
JPS6095930A JPS6095930A (ja) 1985-05-29
JPH0658925B2 true JPH0658925B2 (ja) 1994-08-03

Family

ID=16460992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58202658A Expired - Lifetime JPH0658925B2 (ja) 1983-10-31 1983-10-31 集積回路試験装置

Country Status (4)

Country Link
US (1) US4691287A (ja)
EP (1) EP0144680B1 (ja)
JP (1) JPH0658925B2 (ja)
DE (1) DE3475740D1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043910A (en) * 1985-04-19 1991-08-27 Graphtec Kabushikikaisha Printed circuit board function testing system
JPH0715928B2 (ja) * 1985-05-09 1995-02-22 日本電気株式会社 半導体装置の検査方法
US4841456A (en) * 1986-09-09 1989-06-20 The Boeing Company Test system and method using artificial intelligence control
US4853628A (en) * 1987-09-10 1989-08-01 Gazelle Microcircuits, Inc. Apparatus for measuring circuit parameters of a packaged semiconductor device
JPH01100943A (ja) * 1987-10-13 1989-04-19 Nec Corp マスタースライス方式の半導体集積回路装置
ATE84169T1 (de) * 1989-06-29 1993-01-15 Siemens Ag Schaltungsanordung zur identifikation integrierter halbleiterschaltkreise.
DE58903298D1 (de) * 1989-06-29 1993-02-25 Siemens Ag Schaltungsanordnung zur identifikation integrierter halbleiterschaltkreise.
JPH04343242A (ja) * 1991-05-21 1992-11-30 Nec Yamagata Ltd Ｌｓｉテストシステム
JP2888081B2 (ja) * 1993-03-04 1999-05-10 日本電気株式会社 半導体記憶装置
US5360747A (en) * 1993-06-10 1994-11-01 Xilinx, Inc. Method of reducing dice testing with on-chip identification
JP2786152B2 (ja) * 1996-04-25 1998-08-13 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
KR101003116B1 (ko) 2008-08-08 2010-12-21 주식회사 하이닉스반도체 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지
KR101143443B1 (ko) * 2010-03-29 2012-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
JP2014085180A (ja) * 2012-10-22 2014-05-12 Murata Mfg Co Ltd 電子部品の検査装置、検査方法、及び検査プログラム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2631483A1 (de) * 1976-07-13 1978-01-19 Siemens Ag Verfahren zum pruefen von steckbaren einheiten in einem rechnergesteuerten pruefgeraet
US4070565A (en) * 1976-08-18 1978-01-24 Zehntel, Inc. Programmable tester method and apparatus
US4517661A (en) * 1981-07-16 1985-05-14 International Business Machines Corporation Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit
US4493045A (en) * 1981-10-19 1985-01-08 Fairchild Camera & Instrument Corp. Test vector indexing method and apparatus
US4488354A (en) * 1981-11-16 1984-12-18 Ncr Corporation Method for simulating and testing an integrated circuit chip
JPS5925258A (ja) * 1982-07-30 1984-02-09 Fujitsu Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
DE3475740D1 (en) 1989-01-26
US4691287A (en) 1987-09-01
JPS6095930A (ja) 1985-05-29
EP0144680A1 (en) 1985-06-19
EP0144680B1 (en) 1988-12-21

Similar Documents

Publication Publication Date Title
JPH0658925B2 (ja) 集積回路試験装置
TWI477797B (zh) Test module generation device, test sequence generation device, generation method, program and test device
US6138257A (en) IC testing apparatus and method
JPH10125092A (ja) フラッシュメモリ試験装置
JP2002170397A (ja) 半導体メモリのテスト用ボードおよびテスト方法並びに製造方法
JPH09289234A (ja) 半導体装置とその試験方法及び半導体装置の試験治具
WO2007113968A1 (ja) 半導体集積回路の検査方法および情報記録媒体
CN100372094C (zh) 具自动回复功能的晶片测试装置与晶片测试方法
US3644899A (en) Method for determining partial memory chip categories
US5901154A (en) Method for producing test program for semiconductor device
JPH0252446A (ja) 集積回路の試験装置
KR20010075269A (ko) 메모리 어레이 테스트 방법과 이를 구현하기 위해 배열된메모리 기반 디바이스
JPH0574878A (ja) ウエーハの試験方法
CN113496758B (zh) 内存操作能力预测方法
JP2956663B2 (ja) 半導体ウエハ装置のテスト方法
JPH09181134A (ja) 半導体集積回路装置の検査装置および方法
JPH0450536B2 (ja)
JP2549085B2 (ja) 半導体試験装置
JPH0258800A (ja) 半導体メモリ用オンチップテスト回路及びテスト方式
JPS6228873B2 (ja)
JPH0836900A (ja) 集積回路装置の検査方法および検査装置
JP2001527261A (ja) 試験シーケンス最適化手段を有するメモリ試験システムとその操作方法
JPS6251234A (ja) プログラムｉｃ
JPS58184663A (ja) テスト装置
JPS5816559B2 (ja) 半導体記憶装置の検査装置および検査方法