JPH03267809A - ディジタル乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 数係数との乗算を含むようなディジタル乗算器に関し、 より小さな回路規模でより高い精度の乗算を行うことが
できるディジタル乗算器を実現することを目的とし、 ａ＝２Ｎ±ε　　（Ｎ＝０、±１．±２ｓ−・・；Ｏ＜
ε＜＜２Ｎ）で表されるｍ＋ｎ＋１ビットの係数の内の
上限値が２Ｎ−０以下で設定精度がｎビットを有する該
εのみをディジタル信号に乗ずる乗算部と、該ディジタ
ル信号の最下位ビットと、該乗算部の出力の最下位ビッ
トとを相対的にｍ＋ｎビット分ソフトした形で加算或い
は減算することにより該ディジタル信号と係数ａとの乗
算値を出力する加算部とで構成する。

〔産業上の利用分野］ 本発明は、ディジタル乗算器に関し、特に数係数との乗
算を含むようなディジタル乗算器に関するものである。

ディジタルフィルタ等においては、数係数を乗算する場
合、その数係数を設定するために多数のビット数が必要
となり、回路の中で乗算器の占める割合は大きく、また
動作速度の上限を決める主因になっており、これに対す
る回路規模の縮小や演算速度の高速化が求められている
。

〔従来の技術〕

第７図は、従来から用いられているディジタル乗算器を
原理的に示したもので、このような乗算器において、例
えばｐビットのディジタル入力データとｍ＋ｎ＋１ビッ
トの数係数ａとを乗算器１０で乗算すると、その乗算出
力ａ−ｘはｐ　＋ｍ＋ｎ＋１ビットのデータとなる。

（発明が解決しようとする課題） このように、従来のディジタル乗算器では、多数のビッ
ト数を要し、その結果、乗算器の構成も大型となってし
まう。

ところで、もしその数係数ａが２’　　（Ｎ＝Ｏ。

±１．±２．・・・・・・）に非常に近く、従って２に
で近似できれば、この数係数ａの乗算は入力データＸを
単にＮビット分だけ上位桁方向（Ｎ〉０の時）或いは下
位桁方向（Ｎく０の時）にシフトすることで行える。

しかしながら、この数係数ａが２Ｎで近似することが出
来ないくらいに高い精度が要求されるような場合には、
上述の如くこの乗算器は大規模なものとなってしまう。

従って、本発明は、より小さな回路規模でより高い精度
の乗算を行うことができるディジタル乗算器を実現する
ことを目的とする。

〔課題を解決するための手段］ 第１図は、本発明に係るディジタル乗算器を原理的に示
したもので、本発明では、ａ＝２Ｎ±ε（Ｎ＝０、±１
．±２．・・・・・・１０〈ε〈〈２Ｎ）で表されるｍ
＋ｎ＋１ビットの係数の内の上限値が２Ｎ−０以下で設
定精度がｎビットを有する該εのみをディジタル信号Ｘ
に乗ずる乗算部１と、該ディジタル信号Ｘの最下位ビッ
トと、該乗算部１の出力の最下位ビットとを相対的にｍ
＋ｎビット分シフトした形で加算或いは減算することに
より該ディジタル信号Ｘと係数ａとの乗算値を出力する
加算部２と、を備えている。

〔作　　　用］ 第１図に示す本発明では、入力ディジタル信号Ｘに乗算
される数係数ａをａ＝２’±ε（Ｎ＝０、土１、±２．
・・・・・・；０＜ε＜＜２’）とし、２Ｎに近い値を
とるものとして、以下に述べるように、Ｘとａとの乗算
において回路規模を縮小しようとするものである。

まず、係数ａは２′″に近い値であるからこれを次のよ
うに表すことができる。

ａ　＝　２Ｎ±ε　（Ｎ＝０．　　±１．±２　、　・
−−−−・）　（１）Ｏ〈ε＜　＜　２　’　　　　　
　　　　　　　　　（２）即ち、係数ａは２Ｎからの僅
かなずれをεとして示すことができる。

ここで、式（２）の条件下で係数ａが可変であるとき、
その変化量から来るεの上限値ε、□を、次式のように
表わす。

Ｎ ｉｎａｍ　　＜　−＝２’−”　　（ｍ＞Ｏ）　　　　
　（３）そして、乗算の精度、即ちεｗａｘを設定する
精度δは、ε□８を表すのに必要なビット数をｎとする
と、次式のように表すことができる。

ε　、ａχ δ−−（ｎｅｏ）　　　　　　　　　　　　　（４）２
″ 言い換えれば、与えられたδに対してｎが決まることを
意味する。

この弐（４）を用いて、ａを表すのに必要な表現ビット
数は次のように求めることができる。

係数ａを表す信号のＭＳＢ（最上位ビット）は式（１）
より２Ｎの大きさに対応し、ＬＳＢ　（最下位ビット）
は式（４）より精度δの大きさに対応しており、具体的
には、 の大きさとなる。

従って、係数ａを表すのに必要なビット数は、ＭＳＢと
ＬＳＢとの比をとって、次式から、であるからＭＳＢは
ＬＳＢよりｍ＋ｎビット分上位にあることになり、全体
では第２図に示すようにｍ＋ｎ±１ビットということに
なる。

そこで、本発明では、ディジタル信号ｘ（ｐビット）と
係数ａとの乗算を、 ａＸ予（２’±ε）Ｘ ＝２’−ｘ±ε・ｘ（７） と変形して、Ｘと２Ｎとの乗算と、εとＸとの乗算の二
つに分けて行う。

ここで前者の項２’−ｘ自体は、Ｘを単にＮビット（Ｎ
＞Ｏのときは上位桁方向に、Ｎ＜０のときは下位桁方向
に）だけシフトして得られるものである。

従って、乗算器１が必要なのはε・Ｘを求める部分だけ
になる。

そして、従来例と同し精度を得るのに必要なこの乗算器
のビット数は、上述の如く可変部分εを表すｎビットで
よく、この乗算結果と先の２ＮＸを加算部２で合成すれ
ばよい。

但し、このとき２Ｎ　・χのＬＳＢとε・ＸのＬＳＢと
は第２図にも示すようにｍ＋ｎビットだけ桁がずれてい
るので、両者のＬＳＢが相対的にｍ＋ｎビットだけずれ
るようにシフトさせれば、加算部２の２つの入力信号の
ビット数は共にｐ＋ｍ＋ｎ＋１となる。

これにより、加算部２から出力される乗夏値は従来例と
同じ精度（Ｐ＋ｍ＋ｎ＋１ビット）の積ａ’ｘを得るこ
とができる 〔実　施　例］ 以下、本発明に係るディジタル乗算器の実施例として、
ａ　＝８．０３５という数係数との乗算について説明す
る。

この数係数は、上記の式（１）に従うと、％式％（） （２） （３） である、いま、εは、０．００１の精度で、０．０３０
〜０．０４０まで変化させるものとする。

ここで、ａの２８への近さ（ｍ）を求めると、となる最
大の整数ｍは７である。即ち、３ ０．０４０　＜　−＝２−’＝０．０６２５　　　（Ａ
５）７ これは、ａを第２図に示すようににビットで表したとき
、ＭＳＢ　（ａｉ＝　）は２３の位を表し、ａの２３か
らのずれを表すεの影響は上位ｍビットには届かないこ
とを意味する。

言い換えれば、ＭＳＢは、 ａ、−１ で、ａ　ｍ−＋　〜ａ　ｗ−ｑの７ビットは、ａｍ−１
ｔａｌ＋−！　＝°°°°＝ａドア三〇となっている筈
であり、それだけε（０，０３５）が２Ｎ（２３）に比
べて遠いということ、あるいはそれだけａが２Ｎに近い
ということをｍビットが示していることになる。

次に最初に仮定したε・０．００１の設定精度（ｎビッ
ト）について考えると、 ＝δ＜０．００１ となる最小の整数ｎは、 δ＝　２−””’　−２”＝０．０００９＜０．００１
より、「６」ビットとなる。

（ＬＳＢ）が２−１０であるから、ＭＳＢはＬＳＢに対
して、 ハ となる。

従って、ａを表すのに１３＋１＝１４ビット必要となる
。

そこで、ａ　＝８．０３５を１４ビットで表すと、第３
図に示すようになる。

これは、正確には、 ２’＋２−’＋２−”−８＋０．０３１２５＋０．０３
１２５＋０．００３９１−８．０３５１６ となる。

この場合の真の値８．０３５からのずれは、εを表すと
き、 を３６で近位したことに起因している。

以上のことから、ａを表すのに１４ビ、ト必要で、ε、
、、　＝０．０４０のとき、２３からのずれεを表して
いるのは下位の６ビノト（ａ６〜ａ＋）である。

ここで、１４ビットの係数ａとＰ＝８ビ、トのディジタ
ル信号Ｘとの積ｙを考える。

従来では、ａを表すのに１４ビット必要であることから
、（８ビット）Ｘ（１４ビット）＝２２ビットの乗算器
が必要であったが、これに対して本発明では、先に述べ
たように、ａＩｓ〜ａ、は常にＯであるから、第４図に
示す如く、この部分の計算は不要である。

そこで、εを表す下位６ビツ）　（ａ、〜ａ＋）とＸの
積Ｃを第１図に示す乗算部１で求め、これとＡ−２３・
Ｘとを加算部２で加算してｙ−ａ・Ｘを求める場合、実
際に必要になる乗ｙｔｓは、第５図に示す如く、乗算部
ｌの積Ｃ＝（８ビット）×（６ビント）−１４ビットの
ものでよい。

但し、加算部２で加算を行う際には、積Ａと積Ｃとの桁
（小数点）を合わせるために、積ＡのＬＳＢと積ＣのＬ
ＳＢとを相対的に、ｍ＋ｎ＝７＋６−１３ビットシフト
させる必要がある。

即ち、第６図に加算部２の実施例を示すように、積Ａに
ついては、信号Ｘの８ビットの下位のｍ＋ｎ−１３ビッ
トに“０”を挿入することにより１３ビットだけ上位ヘ
シフトしてｐ＋ｍ＋ｎ−２２ビットのＡ１〜ＡＢ、とし
、他方、積Ｃについては、この上位（ｍ＝）７ビットを
符号ビット（Ｂ、４）と同しにして８１〜Ｂ２１とする
ことにより両者の桁を合わせた状態での加算が可能とな
り、出力側には、桁上がりを考慮して、ｐ＋ｍ＋ｎ＋１
＝（Ａ＋　〜Ａｚ＋）＋　（Ｂ＋−Ｂｚ＋）＋１なる乗
算値ａ’ｘが従来と同様に得られることとなる。

尚、（８ビット）×（６ビット）の乗算器の他に、上に
述べたように積ＡとＣを合計するための加算器が必要で
あるが、それを含めたとしても、（８ビット）Ｘ（１４
ビット）の乗算器の回路規模よりも遥かに小さい回路規
模となる。

〔発明の効果〕

以上のように、本発明に係るディジタル乗算器では、係
数ａを２’　　（Ｎ・０．±１．±２．・・・・・・）
とこれ第７図は、従来例を説明するための図、である。

第１図において、 １・・・乗算部、 ２・・・加算部。

図中、同一符号は同−又は相当部分を示す。

ので、乗算に伴う回路規模を縮小でき、特にその縮小の
割合は数係数ａが２Ｎに近いほど（式（３）のｍが大き
いほど）大きいという効果が得られる。

Claims (1)

1. 【特許請求の範囲】 ａ＝２＾Ｎ±ε（Ｎ＝０、±１、±２、……；０＜ε＜
   ＜２＾Ｎ）で表されるｍ＋ｎ＋ｎ＋１ビットの係数の内
   の上限値が２＾Ｎ＾−＾ｍ以下で設定精度がｎビットを
   有する該εのみをディジタル信号（ｘ）に乗ずる乗算部
   （１）と、該ディジタル信号（ｘ）の最下位ビットと、
   該乗算部（１）の出力の最下位ビットとを相対的にｍ＋
   ｎビット分シフトした形で加算或いは減算することによ
   り該ディジタル信号（ｘ）と係数ａとの乗算値を出力す
   る加算部（２）と、 を備えたことを特徴とするディジタル乗算器。