JPH0833809B2 - 浮動小数点表示データの演算方法 - Google Patents
浮動小数点表示データの演算方法Info
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- JPH0833809B2 JPH0833809B2 JP2263009A JP26300990A JPH0833809B2 JP H0833809 B2 JPH0833809 B2 JP H0833809B2 JP 2263009 A JP2263009 A JP 2263009A JP 26300990 A JP26300990 A JP 26300990A JP H0833809 B2 JPH0833809 B2 JP H0833809B2
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Description
【発明の詳細な説明】 〔概要〕 本発明はｎ（ｎ＞ｍ）ビットのデータＸを、その仮数
部を上位からｋビット（ｋ≧１）だけ残してそれ以下を
０としたｍビットの上位データＸ′と、α＝Ｘ−Ｘ′と
して得られるｍビットの下位データに分割して他のｍビ
ットのデータと演算する浮動小数点表示データの演算方
法であって演算精度の向上が容易にできる。
部を上位からｋビット（ｋ≧１）だけ残してそれ以下を
０としたｍビットの上位データＸ′と、α＝Ｘ−Ｘ′と
して得られるｍビットの下位データに分割して他のｍビ
ットのデータと演算する浮動小数点表示データの演算方
法であって演算精度の向上が容易にできる。
本発明はオーディオの低周波数特性の改善が図れる浮
動小数点表示データの演算方法に関する。
動小数点表示データの演算方法に関する。
一般には浮動小数点表示は指数部と仮数部からなり演
算精度を向上するのに必要されるが、本発明では特にデ
ィジタルシグナルプロセッサにおいて演算ビット長が一
定の場合に浮動小数点表示データの演算精度をさらに容
易に向上させる演算方法について言及する。
算精度を向上するのに必要されるが、本発明では特にデ
ィジタルシグナルプロセッサにおいて演算ビット長が一
定の場合に浮動小数点表示データの演算精度をさらに容
易に向上させる演算方法について言及する。
第6A図は従来のディジタルフィルタの演算方法を示す
図である。本図に示すディジタルフィルタはDSP（Digit
al Signal Processor）からなる。このディジタルフィ
ルタはそのフィルタ係数がa0,a1,a2,b1およびb2である
乗算器51,52,53,54、および55、１サンプリング時間遅
延させる遅延メモリ56,57,58および59および加算器60に
より構成される。
図である。本図に示すディジタルフィルタはDSP（Digit
al Signal Processor）からなる。このディジタルフィ
ルタはそのフィルタ係数がa0,a1,a2,b1およびb2である
乗算器51,52,53,54、および55、１サンプリング時間遅
延させる遅延メモリ56,57,58および59および加算器60に
より構成される。
第6B図は第6A図の演算方法を実現するDSPのアーキテ
クチャを示す図である。本図はｍビットのレジスタ71,7
2、該レジスタ71および72に格納されているデータの乗
算を行ってｎ（ｎ＞ｍ）ビットの演算結果を出力する乗
算器73と、この乗算器73から出力されるｎビットのデー
タを格納するレジスタ74と、該レジスタ74に格納された
データと１サンプリング時間前に加算した結果とを加算
する加算器75と、該加算器75から出力されるｎビットの
データを格納するレジスタ76と、前記レジスタ71,72,74
および76に接続される内部データバス77を包含する。
クチャを示す図である。本図はｍビットのレジスタ71,7
2、該レジスタ71および72に格納されているデータの乗
算を行ってｎ（ｎ＞ｍ）ビットの演算結果を出力する乗
算器73と、この乗算器73から出力されるｎビットのデー
タを格納するレジスタ74と、該レジスタ74に格納された
データと１サンプリング時間前に加算した結果とを加算
する加算器75と、該加算器75から出力されるｎビットの
データを格納するレジスタ76と、前記レジスタ71,72,74
および76に接続される内部データバス77を包含する。
第７図は第6B図の演算に使用されるデータを示す図で
ある。本図（ａ）は第6B図のｍビットのデータを示し、
本図（ｂ）はｎ（ｎ＞ｍ）ビットのデータを示す。これ
らのデータは符号ｓ、指数部ｂ、仮数部ａの浮動小数点
表示による。
ある。本図（ａ）は第6B図のｍビットのデータを示し、
本図（ｂ）はｎ（ｎ＞ｍ）ビットのデータを示す。これ
らのデータは符号ｓ、指数部ｂ、仮数部ａの浮動小数点
表示による。
第6B図にもどり、DSPのアーキテクチャにおいて、レ
ジスタ71および72のデータは第７図（ａ）に示すように
ｍビットであり、演算精度の確保のため演算結果のデー
タは第７図（ｂ）に示すようにｎビットである。これ以
降m,nに具体的な数値を入れても一般性を失わないの
で、必要に応じてｍ＝25,n＝31とする。
ジスタ71および72のデータは第７図（ａ）に示すように
ｍビットであり、演算精度の確保のため演算結果のデー
タは第７図（ｂ）に示すようにｎビットである。これ以
降m,nに具体的な数値を入れても一般性を失わないの
で、必要に応じてｍ＝25,n＝31とする。
第８図は従来の低周波領域におけるディジタルフィル
タのゲイン特性を示す図である。本図に示すように第6A
図において構成されたディジタルフィルタの低周波領域
では第6B図のDSPのアーキテクチャの演算に基づき中心
周波数50Hz、ピークゲイン12dB、Ｑ値４になるようにデ
ィジタルフィルタの演算係数a0,a1,a2,b1,b2が決定され
ている。
タのゲイン特性を示す図である。本図に示すように第6A
図において構成されたディジタルフィルタの低周波領域
では第6B図のDSPのアーキテクチャの演算に基づき中心
周波数50Hz、ピークゲイン12dB、Ｑ値４になるようにデ
ィジタルフィルタの演算係数a0,a1,a2,b1,b2が決定され
ている。
しかしながら従来の演算方法ではDSPにおけるオーデ
ィオ信号処理において、特にサンプリング周波数に対し
て低周波数の信号処理については、ディジタル信号デー
タの演算ビット長の不足から精度よく演算処理が行えな
かったという問題があった。第９図は従来の低周波領域
における全高調波ひずみを示す図である。本図に示すよ
うに全領域で平均として約0.3％のひずみが生じてい
た。この理由は高周波数領域の場合にはサンプリング周
波数に対して十分な信号変化が得られるように演算ビッ
ト長が定められるが、低周波数領域の場合にはサンプリ
ング周波数に対して信号の変化が微かなため、この変化
を検知するには演算ビット長が十分に長くないからであ
る。例えば具体的には、第6B図において、レジスタ71ま
たは72がｍビットであるから第6A図のディジタルフィル
タの演算係数a0,a1,a2,b1,b2の演算ビット長が制限さ
れ、フィードバックの演算ではｎビットの演算結果が一
旦ｍビットの内部データバスに出るためｎビットのデー
タが第７図（ｂ）に示すようにｍビットのデータに短縮
されてしまう。このため汎用のDSPLSIでは演算精度を上
げるために浮動小数点演算を可能にしてレジスタにおけ
る演算係数の演算ビット長とデータビット長を別々の長
さにし、演算結果の格納されるアキュムレータのビット
長を長くする措置をとるがこのことはハードウェア規模
の増大を招き、アキュムレータのビット長が長くなった
としても、他のレジスタやメモリに転送を行ったりした
場合にビットがまるめられ、低周波領域の信号処理には
十分でない。
ィオ信号処理において、特にサンプリング周波数に対し
て低周波数の信号処理については、ディジタル信号デー
タの演算ビット長の不足から精度よく演算処理が行えな
かったという問題があった。第９図は従来の低周波領域
における全高調波ひずみを示す図である。本図に示すよ
うに全領域で平均として約0.3％のひずみが生じてい
た。この理由は高周波数領域の場合にはサンプリング周
波数に対して十分な信号変化が得られるように演算ビッ
ト長が定められるが、低周波数領域の場合にはサンプリ
ング周波数に対して信号の変化が微かなため、この変化
を検知するには演算ビット長が十分に長くないからであ
る。例えば具体的には、第6B図において、レジスタ71ま
たは72がｍビットであるから第6A図のディジタルフィル
タの演算係数a0,a1,a2,b1,b2の演算ビット長が制限さ
れ、フィードバックの演算ではｎビットの演算結果が一
旦ｍビットの内部データバスに出るためｎビットのデー
タが第７図（ｂ）に示すようにｍビットのデータに短縮
されてしまう。このため汎用のDSPLSIでは演算精度を上
げるために浮動小数点演算を可能にしてレジスタにおけ
る演算係数の演算ビット長とデータビット長を別々の長
さにし、演算結果の格納されるアキュムレータのビット
長を長くする措置をとるがこのことはハードウェア規模
の増大を招き、アキュムレータのビット長が長くなった
としても、他のレジスタやメモリに転送を行ったりした
場合にビットがまるめられ、低周波領域の信号処理には
十分でない。
したがって本発明は、前記問題点に鑑みて、低周波数
の高精度信号処理を容易にする浮動小数点表示データの
演算方法を提供することを目的とする。
の高精度信号処理を容易にする浮動小数点表示データの
演算方法を提供することを目的とする。
第１図は本発明の原理構成を示す図である。本発明で
は前記問題点を解決するために、ｎ（ｎ＞ｍ）ビットの
浮動小数点表示データＸをその仮数部を上位からｋビッ
ト（ｋ≧１）だけ残してそれ以下を０としたｍビットの
上位データＸ′とα＝Ｘ−Ｘ′として得られるｍビット
の下位データに分割して、他のｍビットのデータと演算
する。
は前記問題点を解決するために、ｎ（ｎ＞ｍ）ビットの
浮動小数点表示データＸをその仮数部を上位からｋビッ
ト（ｋ≧１）だけ残してそれ以下を０としたｍビットの
上位データＸ′とα＝Ｘ−Ｘ′として得られるｍビット
の下位データに分割して、他のｍビットのデータと演算
する。
第１図に示される浮動小数点表示データの演算方法に
よれば、例えばディジタルフィルタの演算において、デ
ィジタル信号とある係数の乗算において、ディジタル信
号をｍビットのレジスタに格納し、該係数の上位デー
タ、下位データをそれぞれｍビットに格納して前記ディ
ジタル信号との乗算をした後加算することが可能になり
演算精度が向上する。また演算結果のｎビットのデータ
をｍビットの上位データと下位データにそれぞれ分離し
て別々に格納して、格納時にビットが従来のようにまる
められることがなくなり、前記演算結果のｎビットのデ
ータの高精度をそのまま次に他のデータと演算するとき
にまで維持でき、そのため演算精度が向上する。
よれば、例えばディジタルフィルタの演算において、デ
ィジタル信号とある係数の乗算において、ディジタル信
号をｍビットのレジスタに格納し、該係数の上位デー
タ、下位データをそれぞれｍビットに格納して前記ディ
ジタル信号との乗算をした後加算することが可能になり
演算精度が向上する。また演算結果のｎビットのデータ
をｍビットの上位データと下位データにそれぞれ分離し
て別々に格納して、格納時にビットが従来のようにまる
められることがなくなり、前記演算結果のｎビットのデ
ータの高精度をそのまま次に他のデータと演算するとき
にまで維持でき、そのため演算精度が向上する。
〔実施例〕 一般に浮動小数点の表示では数値はａ・pbで表現され
る。本発明に係る演算法は該数値をDSPのディジタル演
算において複数の制限されるデータ長に分割して、該分
割データと他のデータとの演算を行う方法である。
る。本発明に係る演算法は該数値をDSPのディジタル演
算において複数の制限されるデータ長に分割して、該分
割データと他のデータとの演算を行う方法である。
まずデータの分割法について説明する。これに先立ち
浮動小数点表示の２進法の表現について説明する。数値
は（数値）＝（符号）×（1.0＋（仮数部））×２（指
数部）-31で表わされ、数値＋1.0は、データ長25ビット
のうち符号１ビット、指数部（ｂ）６ビット、仮数部18
ビットの構成では、 として表現される。ここで基数ｐ＝２で符号０は＋を意
味し指数部（ｂ）011111Bは2b-31＝20＝１（ｂ＝31Dよ
り）で、仮数部（ａ）は0.0を意味する。なお、これを1
6進法で表現すると 07C0000Hである。
浮動小数点表示の２進法の表現について説明する。数値
は（数値）＝（符号）×（1.0＋（仮数部））×２（指
数部）-31で表わされ、数値＋1.0は、データ長25ビット
のうち符号１ビット、指数部（ｂ）６ビット、仮数部18
ビットの構成では、 として表現される。ここで基数ｐ＝２で符号０は＋を意
味し指数部（ｂ）011111Bは2b-31＝20＝１（ｂ＝31Dよ
り）で、仮数部（ａ）は0.0を意味する。なお、これを1
6進法で表現すると 07C0000Hである。
次に数値1.1は、同様にして Ｘ＝0011111000110011001100110B ……（１） として表現され、10進法では Ｘ＝1.09999847412109375D であり、小数点以下６桁目に誤差が生じている。
これを16進法で表現するとＸ＝07C6666Hである。
次に上記数値1.1を次の二つに、すなわち Ｘ′＝0011111000110011000000000B ……（２） ＝1.099609375D ＝07C6600Hと α＝0010011100110011001100110 ……（３） ＝0.00039062465188503265380859375D ＝04E6666Hに分割する。
すなわちＸは上記（１）の上位17ビットをそのままに
残してそれ以下を０とする。上位17ビットをｊビットと
するとｋ＝ｊ−（６＋１）＝10となりｋ≧１をみたして
いる。なお、ｋを大きくした場合αが小さくなりすぎて
浮動小数点であらわせなくなるので注意を要する。
残してそれ以下を０とする。上位17ビットをｊビットと
するとｋ＝ｊ−（６＋１）＝10となりｋ≧１をみたして
いる。なお、ｋを大きくした場合αが小さくなりすぎて
浮動小数点であらわせなくなるので注意を要する。
このようにして分割したＸ′およびαからなる数値と
前記Ｘとを比較すると、前記Ｘの誤差は 0.00000152587890625であったのが 前記Ｘ′およびαからなる数値の誤差は 0.0000000003481149となり、10進法で４桁も精度が改善
される。なお２進法で８桁の改善になる。
前記Ｘとを比較すると、前記Ｘの誤差は 0.00000152587890625であったのが 前記Ｘ′およびαからなる数値の誤差は 0.0000000003481149となり、10進法で４桁も精度が改善
される。なお２進法で８桁の改善になる。
第２図は本発明の第１の実施例に係る浮動小数点表示
データの演算方法を示す図である。本図のディジタルフ
ィルタにおいて乗算器の演算係数a0を上記分割法によっ
てｍビットのa10およびa20に分割しa0＝a10＋a20,a10≪
a20とし、乗算器１の演算係数をa10に、乗算器２の演算
係数をa20に設定する。同様にして乗算器3,4,5,6,12,1
3,14,15に演算係数a11,a21,a12,a22,b11,b21,b12,b22を
それぞれ設定する。したがってｍビットのディジタル入
力信号Si（ｎ）、遅延メモリ７の遅延信号および遅延メ
モリ８の遅延信号、さらにｎビットの帰環信号の遅延メ
モリ11および12の遅延信号が前記乗算器で有効数字の長
い演算係数で乗算されて加算器９で加算されるのでその
結果であるｎビットの演算データの演算精度が向上し、
音響信号の低周波領域における微かな変化を従来のよう
な演算処理の過程での切り捨てを減少させてその変化の
抽出処理をすることが可能になる。
データの演算方法を示す図である。本図のディジタルフ
ィルタにおいて乗算器の演算係数a0を上記分割法によっ
てｍビットのa10およびa20に分割しa0＝a10＋a20,a10≪
a20とし、乗算器１の演算係数をa10に、乗算器２の演算
係数をa20に設定する。同様にして乗算器3,4,5,6,12,1
3,14,15に演算係数a11,a21,a12,a22,b11,b21,b12,b22を
それぞれ設定する。したがってｍビットのディジタル入
力信号Si（ｎ）、遅延メモリ７の遅延信号および遅延メ
モリ８の遅延信号、さらにｎビットの帰環信号の遅延メ
モリ11および12の遅延信号が前記乗算器で有効数字の長
い演算係数で乗算されて加算器９で加算されるのでその
結果であるｎビットの演算データの演算精度が向上し、
音響信号の低周波領域における微かな変化を従来のよう
な演算処理の過程での切り捨てを減少させてその変化の
抽出処理をすることが可能になる。
第３図は本発明の第２の実施例に係る浮動小数点表示
データの演算方法を示す図である。本図においてｍビッ
トのディジタル入力信号遅延メモリ34および35による遅
延信号がそれぞれ乗算器31,32および33で演算係数a0,a1
およびa2を乗算されて加算器36で加算されたｎビットの
加算器36への帰環信号については分割部37で上述した分
割方法によりそれぞれｍビットのr1n、およびr1nに分割
しrn＝r1n＋r2n,r1n≪rnとする。分割された帰環信号は
それぞれ遅延メモリ38,39,40,41で遅延される。各分割
された遅延信号は同一の演算係数b1,b2が設定された乗
算器42,43および44,45で乗算処理される。このようにし
て第１の実施例に加えてさらに乗算された信号は演算デ
ータの演算精度の向上に至り音響信号の低周波領域にお
ける微かな変化を処理することを可能にする。なお、本
図において、乗算器31,32,33,42,43,44および45の演算
係数を第２図の実施例の如く、分割すればさらに演算精
度の向上を得ることが可能である。
データの演算方法を示す図である。本図においてｍビッ
トのディジタル入力信号遅延メモリ34および35による遅
延信号がそれぞれ乗算器31,32および33で演算係数a0,a1
およびa2を乗算されて加算器36で加算されたｎビットの
加算器36への帰環信号については分割部37で上述した分
割方法によりそれぞれｍビットのr1n、およびr1nに分割
しrn＝r1n＋r2n,r1n≪rnとする。分割された帰環信号は
それぞれ遅延メモリ38,39,40,41で遅延される。各分割
された遅延信号は同一の演算係数b1,b2が設定された乗
算器42,43および44,45で乗算処理される。このようにし
て第１の実施例に加えてさらに乗算された信号は演算デ
ータの演算精度の向上に至り音響信号の低周波領域にお
ける微かな変化を処理することを可能にする。なお、本
図において、乗算器31,32,33,42,43,44および45の演算
係数を第２図の実施例の如く、分割すればさらに演算精
度の向上を得ることが可能である。
第４図は本実施例に係る低周波領域におけるディジタ
ルフィルタのゲイン特性を示す図である。本図に示すよ
うに本実施例に係るディジタルフィルタは中心周波数50
Hz、ピークゲイン±12dB、Ｑ値４の条件に設定されてい
る。
ルフィルタのゲイン特性を示す図である。本図に示すよ
うに本実施例に係るディジタルフィルタは中心周波数50
Hz、ピークゲイン±12dB、Ｑ値４の条件に設定されてい
る。
第５図は本実施例に係る低周波領域における全高調波
ひずみを示す図である。本図に示すように、従来と同様
に低周波領域の条件が設定されたディジタルフィルタの
全高調波ひずみは第９図の従来の全高調波ひずみと比較
して著しく改善されていることが理解されるであろう。
ひずみを示す図である。本図に示すように、従来と同様
に低周波領域の条件が設定されたディジタルフィルタの
全高調波ひずみは第９図の従来の全高調波ひずみと比較
して著しく改善されていることが理解されるであろう。
よって、本実施例によればハードウェア規模の増大を
招くことなく演算精度の向上が可能になる。
招くことなく演算精度の向上が可能になる。
以上説明したように本発明によれば、浮動小数点表示
されるｎ（ｎ＞ｍ）ビットのデータＸを、その仮数部を
上位からｋビット（ｋ≧１）だけ残してそれ以下を０と
したｍビットの上位データＸ′と、α＝Ｘ−Ｘ′として
得られるｍビットの下位データに分割して他のｍビット
のデータと演算するようにしたので、演算精度の向上に
よって、オーディオの低周波領域特性の改善を図れる。
されるｎ（ｎ＞ｍ）ビットのデータＸを、その仮数部を
上位からｋビット（ｋ≧１）だけ残してそれ以下を０と
したｍビットの上位データＸ′と、α＝Ｘ−Ｘ′として
得られるｍビットの下位データに分割して他のｍビット
のデータと演算するようにしたので、演算精度の向上に
よって、オーディオの低周波領域特性の改善を図れる。
第１図は本発明の原理構成を示す図、 第２図は本発明の第１の実施例に係る浮動小数点表示デ
ータの演算方法を示す図、 第３図は本発明の第２の実施例に係る浮動小数点表示デ
ータの演算方法を示す図、 第４図は本実施例に係る低領域におけるディジタルフィ
ルタのゲイン特性を示す図、 第５図は本実施例に係る低領域における全高調波ひずみ
を示す図、 第6A図は従来のディジタルフィルタの演算方法を示す
図、 第6B図は第6A図の演算方法を実現するDSPのアーキテク
チャを示す図、 第７図は第6B図の演算に使用されるデータを示す図、 第８図は従来の低周波域におけるディジタルフィルタの
ゲイン特性を示す図、 第９図は従来の低周波領域における全高調波ひずみを示
す図である。 図において、 1,2,3,4,5,6,11,12,13,14……乗算器、7,8,10,11……遅
延メモリ、９……加算器、31,32,33,42,43,44,45……乗
算器、36……加算器、34,35,38,39,40,41……遅延メモ
リ、37……分割部。
ータの演算方法を示す図、 第３図は本発明の第２の実施例に係る浮動小数点表示デ
ータの演算方法を示す図、 第４図は本実施例に係る低領域におけるディジタルフィ
ルタのゲイン特性を示す図、 第５図は本実施例に係る低領域における全高調波ひずみ
を示す図、 第6A図は従来のディジタルフィルタの演算方法を示す
図、 第6B図は第6A図の演算方法を実現するDSPのアーキテク
チャを示す図、 第７図は第6B図の演算に使用されるデータを示す図、 第８図は従来の低周波域におけるディジタルフィルタの
ゲイン特性を示す図、 第９図は従来の低周波領域における全高調波ひずみを示
す図である。 図において、 1,2,3,4,5,6,11,12,13,14……乗算器、7,8,10,11……遅
延メモリ、９……加算器、31,32,33,42,43,44,45……乗
算器、36……加算器、34,35,38,39,40,41……遅延メモ
リ、37……分割部。
Claims (4)
- 【請求項１】ｍビットの浮動小数点表示されたデータの
演算方法において、ｎ（ｎ＞ｍ）ビットのデータＸを、
その仮数部を上位からｋビット（ｋ≧１）だけ残してそ
れ以下を０としたｍビットの上位データＸ′とα＝Ｘ−
Ｘ′として得られるｍビットの下位データに分割して、
他のｍビットのデータと演算することを特徴とする浮動
小数点表示データの演算方法。 - 【請求項２】ディジタルフィルタ演算係数anを請求項１
の方法に基づいて予め２つのｍビットのディジタルフィ
ルタの演算係数a1nおよびa2nに分けて（an＝a1n＋a2n,a
1n≪a2n）、かつ他のｍビットのデータと演算する請求
項１記載の浮動小数点表示データの演算方法。 - 【請求項３】演算結果のｎ（ｎ＞ｍ）ビットのデータを
請求項１の方法に基づいて２つのｍビットのデータr1n,
r2nに分けて（rn＝r1n＋r2n,r1n≪r2n）、かつ他のｍビ
ットのデータと演算する請求項１の記載の浮動小数点表
示データの演算方法。 - 【請求項４】ディジタルフィルタの演算係数anを請求項
１の方法に基づいて予め２つのｍビットのディジタルフ
ィルタの演算係数a1nおよびa2nに分けて（an＝a1n＋a
2n,a1n≪a2n）、かつ演算結果のｎ（ｎ＞ｍ）ビットの
データが請求項１の方法に基づいて２つのｍビットに分
けられたデータ（rn＝r1n＋r2n,r1n≪r2n）と演算する
請求項１記載の浮動小数点表示データの演算方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263009A JPH0833809B2 (ja) | 1990-10-02 | 1990-10-02 | 浮動小数点表示データの演算方法 |
| CA002051854A CA2051854C (en) | 1990-10-02 | 1991-09-19 | Computing method of floating-point represented data |
| US07/767,896 US5182723A (en) | 1990-10-02 | 1991-09-30 | Computing method of floating-point represented data |
| EP91309002A EP0479562B1 (en) | 1990-10-02 | 1991-10-01 | Computing method of floating point represented data |
| DE69130634T DE69130634T2 (de) | 1990-10-02 | 1991-10-01 | Berechnungsverfahren für Gleitkommadaten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263009A JPH0833809B2 (ja) | 1990-10-02 | 1990-10-02 | 浮動小数点表示データの演算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04140827A JPH04140827A (ja) | 1992-05-14 |
| JPH0833809B2 true JPH0833809B2 (ja) | 1996-03-29 |
Family
ID=17383626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263009A Expired - Fee Related JPH0833809B2 (ja) | 1990-10-02 | 1990-10-02 | 浮動小数点表示データの演算方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5182723A (ja) |
| EP (1) | EP0479562B1 (ja) |
| JP (1) | JPH0833809B2 (ja) |
| CA (1) | CA2051854C (ja) |
| DE (1) | DE69130634T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0578950A3 (en) * | 1992-07-15 | 1995-11-22 | Ibm | Method and apparatus for converting floating-point pixel values to byte pixel values by table lookup |
| JP3103914B2 (ja) * | 1992-08-21 | 2000-10-30 | ソニー株式会社 | データの丸め処理回路およびデータの復元回路 |
| US5323377A (en) * | 1992-11-27 | 1994-06-21 | Chen Zhi Q | Electrical data recording and retrieval based on impedance variation |
| US5732004A (en) * | 1995-11-14 | 1998-03-24 | Advanced Micro Devices, Inc. | DSP architecture for a FIR-type filter and method |
| US5740093A (en) * | 1995-12-20 | 1998-04-14 | Intel Corporation | 128-bit register file and 128-bit floating point load and store for quadruple precision compatibility |
| GB2317248B (en) * | 1996-09-02 | 2001-08-15 | Siemens Plc | Floating point number data processing means |
| JP3845009B2 (ja) | 2001-12-28 | 2006-11-15 | 富士通株式会社 | 積和演算装置、及び積和演算方法 |
| CN118673263A (zh) * | 2024-07-03 | 2024-09-20 | 昆仑芯(北京)科技有限公司 | 数据处理装置、方法、电子设备和存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137045A (ja) * | 1982-02-05 | 1983-08-15 | Matsushita Electric Ind Co Ltd | 並列乗算器 |
| JPS60536A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | フロ−テイング加算器仮数部入力制御回路 |
| JPS6069736A (ja) * | 1983-09-26 | 1985-04-20 | Hitachi Ltd | 乗算器 |
| JP2522239B2 (ja) * | 1984-03-08 | 1996-08-07 | ソニー株式会社 | ディジタル信号処理装置 |
| JPS61256436A (ja) * | 1985-05-10 | 1986-11-14 | Hitachi Ltd | 演算装置 |
| US4809205A (en) * | 1986-11-19 | 1989-02-28 | Rockwell International Corporation | Digital sine conversion circuit for use in direct digital synthesizers |
| JPS6450614A (en) * | 1987-08-20 | 1989-02-27 | Sharp Kk | Digital signal processing circuit |
-
1990
- 1990-10-02 JP JP2263009A patent/JPH0833809B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-19 CA CA002051854A patent/CA2051854C/en not_active Expired - Fee Related
- 1991-09-30 US US07/767,896 patent/US5182723A/en not_active Expired - Lifetime
- 1991-10-01 DE DE69130634T patent/DE69130634T2/de not_active Expired - Fee Related
- 1991-10-01 EP EP91309002A patent/EP0479562B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA2051854A1 (en) | 1992-04-03 |
| DE69130634T2 (de) | 1999-05-06 |
| DE69130634D1 (de) | 1999-01-28 |
| EP0479562B1 (en) | 1998-12-16 |
| US5182723A (en) | 1993-01-26 |
| EP0479562A3 (en) | 1993-02-03 |
| EP0479562A2 (en) | 1992-04-08 |
| JPH04140827A (ja) | 1992-05-14 |
| CA2051854C (en) | 1995-08-22 |
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