JPH03268004A - プロセス制御装置 - Google Patents
プロセス制御装置Info
- Publication number
- JPH03268004A JPH03268004A JP6718290A JP6718290A JPH03268004A JP H03268004 A JPH03268004 A JP H03268004A JP 6718290 A JP6718290 A JP 6718290A JP 6718290 A JP6718290 A JP 6718290A JP H03268004 A JPH03268004 A JP H03268004A
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- Japan
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- rom
- reception flag
- control
- process control
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、プロセス制御プログラム情報をＲＯＭに持
つ組み込み型マイクロコンピュータを用いてプロセス制
御を行うプロセス制御装置に関する。
つ組み込み型マイクロコンピュータを用いてプロセス制
御を行うプロセス制御装置に関する。
（従来の技術）
従来、プロセス制御のプログラム情報及び制御パラメー
タは一般にＲＯＭに格納して制御装置に実装している。
タは一般にＲＯＭに格納して制御装置に実装している。
そして、プロセス制御プログラムの変更を行う必要が生
じた場合には、このＲＯＭを交換するようにしていた。
じた場合には、このＲＯＭを交換するようにしていた。
（発明が解決しようとする課題）
しかしながら、このような従来のプロセス制御装置では
、開発における試験段階でプログラムを変更する場合、 １）プログラムの修正、 ２）ＲＯＭの作成、 ３）ＲＯＭの交換、 ４）確認試験、 の手順を踏んで行う必要があった。そして従来、これら
の各段階において、２）のＲＯＭ作成、３）のＲＯＭ交
換にとられる時間が多く、作業効率が悪いという問題点
があった。特に、３）のＲＯＭ交換については、通常、
装置に対する基板の挿抜、基板に対するＲＯＭ−Ｉ Ｃ
の挿抜作業により基板に与える機械的疲労により基板を
損なったり、誤って他のハードウェアを損傷することが
少なくない問題点があった。さらには作業環境が悪い場
合には交換作業にかかる時間も多くなり、プログラム変
更が大変手間の掛かるものとなるという問題点があった
。
、開発における試験段階でプログラムを変更する場合、 １）プログラムの修正、 ２）ＲＯＭの作成、 ３）ＲＯＭの交換、 ４）確認試験、 の手順を踏んで行う必要があった。そして従来、これら
の各段階において、２）のＲＯＭ作成、３）のＲＯＭ交
換にとられる時間が多く、作業効率が悪いという問題点
があった。特に、３）のＲＯＭ交換については、通常、
装置に対する基板の挿抜、基板に対するＲＯＭ−Ｉ Ｃ
の挿抜作業により基板に与える機械的疲労により基板を
損なったり、誤って他のハードウェアを損傷することが
少なくない問題点があった。さらには作業環境が悪い場
合には交換作業にかかる時間も多くなり、プログラム変
更が大変手間の掛かるものとなるという問題点があった
。
この発明はこのような従来の問題点に鑑みなされたもの
で、ＲＯＭ交換の必要な機会を少なくでき、また作業環
境のよい場所でプログラム変更が容易に行えるプロセス
制御装置を提供することを目的とする。
で、ＲＯＭ交換の必要な機会を少なくでき、また作業環
境のよい場所でプログラム変更が容易に行えるプロセス
制御装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明のプロセス制御装置は、プログラム情報と制御
パラメータを格納するＲＯＭと、シリアル伝送手段と、
このシリアル伝送手段を通じて入力された制御パラメー
タを書き込むＲＡＭと、前記ＲＯＭを交換した時に受信
フラグを無とし、前記シリアル伝送手段からのプログラ
ム情報を前記ＲＡＭに書き込んだ時に受信フラグを有と
する受信フラグ生成手段と、この受信フラグ生成手段が
受信フラグを無としている場合には前記ＲＯＭの格納し
ているプログラム情報及び制御パラメータに基づいてプ
ロセス制御を実行し、前記受信フラグを有としている場
合には前記ＲＡＭの格納している制御パラメータに基づ
いてプロセス制御を実行する制御手段とを備えたもので
ある。
パラメータを格納するＲＯＭと、シリアル伝送手段と、
このシリアル伝送手段を通じて入力された制御パラメー
タを書き込むＲＡＭと、前記ＲＯＭを交換した時に受信
フラグを無とし、前記シリアル伝送手段からのプログラ
ム情報を前記ＲＡＭに書き込んだ時に受信フラグを有と
する受信フラグ生成手段と、この受信フラグ生成手段が
受信フラグを無としている場合には前記ＲＯＭの格納し
ているプログラム情報及び制御パラメータに基づいてプ
ロセス制御を実行し、前記受信フラグを有としている場
合には前記ＲＡＭの格納している制御パラメータに基づ
いてプロセス制御を実行する制御手段とを備えたもので
ある。
（作用）
この発明のプロセス制御装置では、プロセス制御プログ
ラムは受信データを処理する受信プログラムと制御プロ
グラムとに分け、制御プログラムはあらかしめ調整要素
の出てきそうな制御パラメータをＲＯＭとＲＡＭとの両
方に持てるように作成する。
ラムは受信データを処理する受信プログラムと制御プロ
グラムとに分け、制御プログラムはあらかしめ調整要素
の出てきそうな制御パラメータをＲＯＭとＲＡＭとの両
方に持てるように作成する。
制御プログラムは、制御パラメータの受信の有無を示す
受信フラグを持ち、初期状態やＲＯＭ交換直後には制御
パラメータ未受信として受信フラグを無としておく。そ
して受信プログラムは、シリアル伝送手段を通して新た
な制御パラメータを受信したなら受信フラグを有にし、
受信したパラメータをＲＡＭに格納する。
受信フラグを持ち、初期状態やＲＯＭ交換直後には制御
パラメータ未受信として受信フラグを無としておく。そ
して受信プログラムは、シリアル伝送手段を通して新た
な制御パラメータを受信したなら受信フラグを有にし、
受信したパラメータをＲＡＭに格納する。
そこで、制御手段がプロセス制御を行う際には、受信フ
ラグが無の場合にはＲＯＭの制御パラメータに基づいて
プロセス制御を行い、受信フラグが有の場合にはＲＡＭ
の制御パラメータに基づいてプロセスを行うようにし、
プロセス制御の継続により新たなプロセス制御パラメー
タが必要になってもシリアル伝送手段を介してＲＡＭに
書き込むことにより制御プログラムを変更することがで
き、逐一 ＲＯＭを交換して新たな制御に対応しなけれ
ばならなくなる機会を削減することができる。
ラグが無の場合にはＲＯＭの制御パラメータに基づいて
プロセス制御を行い、受信フラグが有の場合にはＲＡＭ
の制御パラメータに基づいてプロセスを行うようにし、
プロセス制御の継続により新たなプロセス制御パラメー
タが必要になってもシリアル伝送手段を介してＲＡＭに
書き込むことにより制御プログラムを変更することがで
き、逐一 ＲＯＭを交換して新たな制御に対応しなけれ
ばならなくなる機会を削減することができる。
（実施例）
以下、この発明の実施例を図に基づいて詳説する。
第１図はこの発明の一実施例を示しており、プロセス制
御行う制御装置１はＲＯＭ２とバッテリバックアップ機
能付きのＲＡＭ３とを備えており、ＲＯＭ２側に受信プ
ログラムと制御プログラムとを格納し、ＲＡＭＢ側にも
制御プログラムに使用する制御パラメータを格納するこ
とができるようになっている。
御行う制御装置１はＲＯＭ２とバッテリバックアップ機
能付きのＲＡＭ３とを備えており、ＲＯＭ２側に受信プ
ログラムと制御プログラムとを格納し、ＲＡＭＢ側にも
制御プログラムに使用する制御パラメータを格納するこ
とができるようになっている。
また４は、初期状態の時に受信フラグを無とし、外部の
シリアル伝送手段５からの制御パラメータの書き込み入
力があった時に受信フラグを有とする受信フラグ生成部
であり、通常はＲＡＭ３の一部がこれに当てられること
になるが、説明の便宜上、別個の物として描いである。
シリアル伝送手段５からの制御パラメータの書き込み入
力があった時に受信フラグを有とする受信フラグ生成部
であり、通常はＲＡＭ３の一部がこれに当てられること
になるが、説明の便宜上、別個の物として描いである。
５は大田カインターフェース（ＩｌｏＩＦ）であり、プ
ロセス制御信号の入出力、表示データ信号の入出力、制
御パラメータの書き込み入力等、データの入出力全般を
制御するインターフェースである。
ロセス制御信号の入出力、表示データ信号の入出力、制
御パラメータの書き込み入力等、データの入出力全般を
制御するインターフェースである。
そして６はマイクロプロセッサ（ＣＰ Ｕ）であり、プ
ロセス制御演算処理を行う。
ロセス制御演算処理を行う。
このプロセス制御装置１に対して、外部のシリアル伝送
手段としてキー人力装置７が伝送路８により接続されて
いる。また制御対象としてのプロセス機器９が接続され
ている。
手段としてキー人力装置７が伝送路８により接続されて
いる。また制御対象としてのプロセス機器９が接続され
ている。
次に、上記のプロセス制御装置の動作について説明する
。
。
第２図のフローチャートに示すように、プロセス制御装
置１は受信プログラムＡと制御プログラムＢとを実行す
る。
置１は受信プログラムＡと制御プログラムＢとを実行す
る。
そして、初期状態やＲＯＭ交換直後の初期状態では、受
信フラグ生成部４の受信フラグは制御パラメータ未受信
状態であって無となっており（ステップＳ１）、プロセ
ス制御プログラムＢはＲＯＭ２の格納する制御パラメー
タに基づき実行される（ステップＳ２）。
信フラグ生成部４の受信フラグは制御パラメータ未受信
状態であって無となっており（ステップＳ１）、プロセ
ス制御プログラムＢはＲＯＭ２の格納する制御パラメー
タに基づき実行される（ステップＳ２）。
プログラムの変更を行う場合には、オペレータが変更す
る制御パラメータをキー人力装置７より入力すると、受
信プログラムＡが実行される。そして変更パラメータを
受信すれば、受信フラグを有とし、受信した変更パラメ
ータをＲＡＭ３に書き込む（ステップ８１３〜５１５）
。
る制御パラメータをキー人力装置７より入力すると、受
信プログラムＡが実行される。そして変更パラメータを
受信すれば、受信フラグを有とし、受信した変更パラメ
ータをＲＡＭ３に書き込む（ステップ８１３〜５１５）
。
このようにして、制御パラメータがＲＡＭ３に書き込ま
れると、制御プログラムＢが輪では、ステップＳ１にお
ける受信フラグが無から有に変更されるので、以後、プ
ロセス制御装置１はプロセス制御をＲＡＭ３の格納され
ている制御パラメータに基づいて実行するようになる（
ステップＳ３）制御パラメータが十分確立されれば、Ｒ
ＡＭ３に書き込まれた内容を書き込んだＲＯＭを作成し
、これをプロセス制御装置１のＲＯＭ２に実装するので
あるが、このＲＯＭ２の交換により、受信プログラムＡ
におけるステップＳ１１がＹＥＳとなり、受信フラグ生
成部４の受信フラグを無にセットし、初期状態とする（
ステップ５１２）。
れると、制御プログラムＢが輪では、ステップＳ１にお
ける受信フラグが無から有に変更されるので、以後、プ
ロセス制御装置１はプロセス制御をＲＡＭ３の格納され
ている制御パラメータに基づいて実行するようになる（
ステップＳ３）制御パラメータが十分確立されれば、Ｒ
ＡＭ３に書き込まれた内容を書き込んだＲＯＭを作成し
、これをプロセス制御装置１のＲＯＭ２に実装するので
あるが、このＲＯＭ２の交換により、受信プログラムＡ
におけるステップＳ１１がＹＥＳとなり、受信フラグ生
成部４の受信フラグを無にセットし、初期状態とする（
ステップ５１２）。
したがって、以後、新たにＲＡＭ３に制御パラメータが
書き込まれるまでは再びＲＯＭ２に格納されている制御
パラメータに基づいてプロセス制御が実行されることに
なる（ステップＳｌ、Ｓ２）この様にして、プロセス制
御のパラメータが変更になるたびにＲＯＭを新たなもの
に交換してプロセス制御を実行するのではなく、制御パ
ラメータがある程度確立されるまではＲＡＭに制御パラ
メータを書き込んでいき、このＲＡＭに書き込まれた制
御パラメータに基づいてプロセス制御を行うようにする
ことにより、ＲＯＭの交換回数を削減することができて
交換作業時に基板や他のハードウェアを損傷する危険性
を少なくすることができるのである。またＲＯＭの交換
作−業も大変手間取るものであるが、シリアル伝送手段
より制御パラメータの入力が容易にできるようにしてい
るので、プログラム変更も簡単にできる。
書き込まれるまでは再びＲＯＭ２に格納されている制御
パラメータに基づいてプロセス制御が実行されることに
なる（ステップＳｌ、Ｓ２）この様にして、プロセス制
御のパラメータが変更になるたびにＲＯＭを新たなもの
に交換してプロセス制御を実行するのではなく、制御パ
ラメータがある程度確立されるまではＲＡＭに制御パラ
メータを書き込んでいき、このＲＡＭに書き込まれた制
御パラメータに基づいてプロセス制御を行うようにする
ことにより、ＲＯＭの交換回数を削減することができて
交換作業時に基板や他のハードウェアを損傷する危険性
を少なくすることができるのである。またＲＯＭの交換
作−業も大変手間取るものであるが、シリアル伝送手段
より制御パラメータの入力が容易にできるようにしてい
るので、プログラム変更も簡単にできる。
第３図はこの発明の他の実施例を示しており、同一のプ
ロセス制御装置１を複数台並列に用いてプロセス制御を
行う系の場合、各々のプロセス制御装置１にこの発明を
適用し、シリアル伝送路８を介してシリアル伝送手段と
してキー人力装置７に各プロセス制御装置１を接続した
ものである。
ロセス制御装置１を複数台並列に用いてプロセス制御を
行う系の場合、各々のプロセス制御装置１にこの発明を
適用し、シリアル伝送路８を介してシリアル伝送手段と
してキー人力装置７に各プロセス制御装置１を接続した
ものである。
このような構成のシステムにすることにより、１つのキ
ー人力装置７により変更データを入力することにより各
プロセス制御装置１のＲＯＭを逐一交換すること無く、
各々のプロセス制御装置１の制御パラメータを個別に独
立して、あるいは−律に変更することができるようにな
る。
ー人力装置７により変更データを入力することにより各
プロセス制御装置１のＲＯＭを逐一交換すること無く、
各々のプロセス制御装置１の制御パラメータを個別に独
立して、あるいは−律に変更することができるようにな
る。
［発明の効果］
以上のようにこの発明によれば、プロセス制御に必要な
制御パラメータをＲＯＭと共にＲＡＭにも格納できるよ
うにし、シリアル伝送手段によりＲＡＭに制御パラメー
タの書き込みを行い、受信フラグを有とすることにより
ＲＡＭに格納された変更後の制御パラメータに基づいて
プロセス制御できるようにしているため、プログラムの
変更があればいつもＲＯＭを交換するという必要がなく
、従来に比べてＲＯＭの交換回数を少なくすることがで
き、基板やハードウェアの損傷の危険性を格段に小さく
でき、またＲＯＭ交換作業に要求されている作業時間を
削減できる。
制御パラメータをＲＯＭと共にＲＡＭにも格納できるよ
うにし、シリアル伝送手段によりＲＡＭに制御パラメー
タの書き込みを行い、受信フラグを有とすることにより
ＲＡＭに格納された変更後の制御パラメータに基づいて
プロセス制御できるようにしているため、プログラムの
変更があればいつもＲＯＭを交換するという必要がなく
、従来に比べてＲＯＭの交換回数を少なくすることがで
き、基板やハードウェアの損傷の危険性を格段に小さく
でき、またＲＯＭ交換作業に要求されている作業時間を
削減できる。
第１図はこの発明の一実施例のブロック図、第２図は上
記実施例の動作を示すフローチャート、第３図はこの発
明の他の実施例のブロック図である。 １・・・プロセス制御装置 ２・・・ＲＯＭ３・・・Ｒ
ＡＭ ４・・・受信フラグ生成部５・・・
入出力インターフェース
記実施例の動作を示すフローチャート、第３図はこの発
明の他の実施例のブロック図である。 １・・・プロセス制御装置 ２・・・ＲＯＭ３・・・Ｒ
ＡＭ ４・・・受信フラグ生成部５・・・
入出力インターフェース
Claims (1)
- 【特許請求の範囲】 プログラム情報と制御パラメータを格納するＲＯＭと、 シリアル伝送手段と、 このシリアル伝送手段を通じて入力された制御パラメー
タを書き込むＲＡＭと、 前記ＲＯＭを交換した時に受信フラグを無とし、前記シ
リアル伝送手段からのプログラム情報を前記ＲＡＭに書
き込んだ時に受信フラグを有とする受信フラグ生成手段
と、 この受信フラグ生成手段が受信フラグを無としている場
合には前記ＲＯＭの格納しているプログラム情報及び制
御パラメータに基づいてプロセス制御を実行し、前記受
信フラグを有としている場合には前記ＲＡＭの格納して
いる制御パラメータに基づいてプロセス制御を実行する
制御手段とを備えて成るプロセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6718290A JPH03268004A (ja) | 1990-03-19 | 1990-03-19 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6718290A JPH03268004A (ja) | 1990-03-19 | 1990-03-19 | プロセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268004A true JPH03268004A (ja) | 1991-11-28 |
Family
ID=13337500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6718290A Pending JPH03268004A (ja) | 1990-03-19 | 1990-03-19 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093017A1 (en) * | 2001-05-15 | 2002-11-21 | Shin Caterpillar Mitsubishi Ltd. | Fluid pressure circuit control system |
-
1990
- 1990-03-19 JP JP6718290A patent/JPH03268004A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093017A1 (en) * | 2001-05-15 | 2002-11-21 | Shin Caterpillar Mitsubishi Ltd. | Fluid pressure circuit control system |
| US6810663B2 (en) | 2001-05-15 | 2004-11-02 | Shin Caterpillar Mitsubishi Ltd. | Fluid pressure circuit control system |
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