JPH03268298A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03268298A JPH03268298A JP2067604A JP6760490A JPH03268298A JP H03268298 A JPH03268298 A JP H03268298A JP 2067604 A JP2067604 A JP 2067604A JP 6760490 A JP6760490 A JP 6760490A JP H03268298 A JPH03268298 A JP H03268298A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
高速性を損なうことなく、出力を安定させて誤動作を防
止できる半導体集積回路装置を提供することを目的とし
、 高レベルの第１の電源と低レベルの第２の電源が外部か
ら与えられ、入力信号を入力回路により受け、内部回路
により所定の論理演算等を行い、該内部回路の論理演算
結果を出力回路を介して外部に出力するとともに、少な
くとも前記入力回路、内部回路および出力回路が同一の
半導体基板上に形成される半導体集積回路装置において
、前記入力信号のレベル変化に応答して所定のパルスを
生成するパルス生成手段を設け、前記出力回路は、パル
ス生成手段からのパルスに応答し、該パルスが生成され
ている間は出力端子をハイインピーダンス状態に保持す
るとともに、該出力端子の電位が緩やかに低下するよう
に徐々に第２の電源側へ電流を引き抜き、パルスの生成
期間が終了すると、内部回路の論理演算結果に応じて該
電位の低い状態から出力端子を“Ｉ］“又は“′Ｌ′の
状態に変化させるように構成する。
止できる半導体集積回路装置を提供することを目的とし
、 高レベルの第１の電源と低レベルの第２の電源が外部か
ら与えられ、入力信号を入力回路により受け、内部回路
により所定の論理演算等を行い、該内部回路の論理演算
結果を出力回路を介して外部に出力するとともに、少な
くとも前記入力回路、内部回路および出力回路が同一の
半導体基板上に形成される半導体集積回路装置において
、前記入力信号のレベル変化に応答して所定のパルスを
生成するパルス生成手段を設け、前記出力回路は、パル
ス生成手段からのパルスに応答し、該パルスが生成され
ている間は出力端子をハイインピーダンス状態に保持す
るとともに、該出力端子の電位が緩やかに低下するよう
に徐々に第２の電源側へ電流を引き抜き、パルスの生成
期間が終了すると、内部回路の論理演算結果に応じて該
電位の低い状態から出力端子を“Ｉ］“又は“′Ｌ′の
状態に変化させるように構成する。
また、高レベルの第１の電源と低レベルの第２の電源が
外部から与えられ、入力信号を入力回路により受け、内
部回路により所定の論理演算等を行い、該内部回路の論
理演算結果を出力回路を介して外部に出力するとともに
、少なくとも前記入力回路、内部回路および出力回路が
同一の半導体基板上に形成される半導体集積回路装置に
おいて、前記入力信号のレベル変化に応答して所定のパ
ルスを生成するパルス生成手段を設け、前記出力回路は
、パルス生成手段からのパルスに応答し、該パルスが生
成されている間は出力端子を通常の高レベルよりも電位
の低い状態に維持しながら徐々に第２の電源側へ電流を
引き抜き、パルスの生成期間が終了すると、内部回路の
論理演算結果に応じて該電位の低い状態から出力端子を
ＩＩ ＨＩＩ又はパＬ゛の状態に変化させるように構成
する。
外部から与えられ、入力信号を入力回路により受け、内
部回路により所定の論理演算等を行い、該内部回路の論
理演算結果を出力回路を介して外部に出力するとともに
、少なくとも前記入力回路、内部回路および出力回路が
同一の半導体基板上に形成される半導体集積回路装置に
おいて、前記入力信号のレベル変化に応答して所定のパ
ルスを生成するパルス生成手段を設け、前記出力回路は
、パルス生成手段からのパルスに応答し、該パルスが生
成されている間は出力端子を通常の高レベルよりも電位
の低い状態に維持しながら徐々に第２の電源側へ電流を
引き抜き、パルスの生成期間が終了すると、内部回路の
論理演算結果に応じて該電位の低い状態から出力端子を
ＩＩ ＨＩＩ又はパＬ゛の状態に変化させるように構成
する。
本発明は、半導体集積回路装置に係り、詳しくは、出力
安定化を図る半導体集積回路装置に関する。
安定化を図る半導体集積回路装置に関する。
近年、半導体集積回路は高集積化されており、人力信号
に対してノイズの発生が少なく、誤動作のないことが要
求されている。
に対してノイズの発生が少なく、誤動作のないことが要
求されている。
従来の半導体集積回路装置として、複数のＴＴＬ形式の
出力回路を持つＢｉ−ＣＭＯ３のＦＲＯＭを例にとって
説明すると、第５図はその回路を示す図である。同図に
おいて、■はＦＲＯＭのチップ部であり、チップ部１に
は内部回路２、アドレスバッファ３、アウトプットバッ
ファ４〜６が集積化して形成されるとともに、これらの
間に電源ライン７、ＧＮＤライン８、アウトプットイネ
イブル信号ライン９、内部配線の抵抗Ｒ１、Ｒ２、ＧＮ
Ｄ端子Ｇ、信号ライン１０が配置されている。
出力回路を持つＢｉ−ＣＭＯ３のＦＲＯＭを例にとって
説明すると、第５図はその回路を示す図である。同図に
おいて、■はＦＲＯＭのチップ部であり、チップ部１に
は内部回路２、アドレスバッファ３、アウトプットバッ
ファ４〜６が集積化して形成されるとともに、これらの
間に電源ライン７、ＧＮＤライン８、アウトプットイネ
イブル信号ライン９、内部配線の抵抗Ｒ１、Ｒ２、ＧＮ
Ｄ端子Ｇ、信号ライン１０が配置されている。
外部からのアドレス信号（入力信号）ＳＡはアドレスバ
ッファ３を介して内部回路２に供給され、内部回路２は
アドレス信号ＳＡをデコードして対応するメモリ情報を
読み出してアウトプットバッファ４〜６から外部ピン１
１に出力する。外部ピン１１には外部負荷ＣＬが接続さ
れている。
ッファ３を介して内部回路２に供給され、内部回路２は
アドレス信号ＳＡをデコードして対応するメモリ情報を
読み出してアウトプットバッファ４〜６から外部ピン１
１に出力する。外部ピン１１には外部負荷ＣＬが接続さ
れている。
このようなチップ部１への電源供給はＦＲＯＭのパッケ
ージを考えた場合、電源ライン１２に供給されているＶ
ＣＣから寄生的なインダクタンスＬ ＶＣＣや抵抗Ｒｖ
ｃｃを通して行われ、同様にＧＮＤ端子ＧばＧＮＤに対
しても寄生的なインダクタンスＬ ＧＮＤや抵抗ＲＧＮ
Ｄを通して接続される。
ージを考えた場合、電源ライン１２に供給されているＶ
ＣＣから寄生的なインダクタンスＬ ＶＣＣや抵抗Ｒｖ
ｃｃを通して行われ、同様にＧＮＤ端子ＧばＧＮＤに対
しても寄生的なインダクタンスＬ ＧＮＤや抵抗ＲＧＮ
Ｄを通して接続される。
しかしながら、このような従来の半導体集積回路装置に
あっては、例えば外部負荷ＣＬが大きい場合、アウトプ
ットバッファ４〜６の吸収能力が大きいと、寄生的なイ
ンダクタンスＬ ｖｃｃや抵抗Ｒｖｃｃが存在すること
から、その吸収電流ｉで内部回路２やアドレスバッファ
３のＧＮＤ電位が持ち上がり、入力信号に対してノイズ
源になることがあり、したがって、出力が安定せずに誤
動作の原因になるという問題点があった。
あっては、例えば外部負荷ＣＬが大きい場合、アウトプ
ットバッファ４〜６の吸収能力が大きいと、寄生的なイ
ンダクタンスＬ ｖｃｃや抵抗Ｒｖｃｃが存在すること
から、その吸収電流ｉで内部回路２やアドレスバッファ
３のＧＮＤ電位が持ち上がり、入力信号に対してノイズ
源になることがあり、したがって、出力が安定せずに誤
動作の原因になるという問題点があった。
特に、半導体集積回路装置ではＧＮＤレベルを基準にと
り、この基準に対する電位でロジックが決まることから
、このような基準が変動することは好ましくない。
り、この基準に対する電位でロジックが決まることから
、このような基準が変動することは好ましくない。
第６図は一例として通常のＴＴＬでＶｃｃ＝５Ｖのとき
の出力波形を示すもので、出力ＶｏがＨ”から′Ｌ″に
変化するとき、寄生的なインダクタンスＬ ｖｃｃや外
部負荷容ｆｆｉ ＣＬのために出力波形がリンギングを
起こし、これが内部回路２にもフィードバックされて、
結局、誤動作の原因になる。
の出力波形を示すもので、出力ＶｏがＨ”から′Ｌ″に
変化するとき、寄生的なインダクタンスＬ ｖｃｃや外
部負荷容ｆｆｉ ＣＬのために出力波形がリンギングを
起こし、これが内部回路２にもフィードバックされて、
結局、誤動作の原因になる。
また、かかる不具合は動作が高速になる程著しく、高速
性が損なわれるという問題点もあった。
性が損なわれるという問題点もあった。
そこで本発明は、高速性を損なうことなく、出力を安定
させて誤動作を防止できる半導体集積回路装置を提供す
ることを目的としている。
させて誤動作を防止できる半導体集積回路装置を提供す
ることを目的としている。
本発明による半導体集積回路装置は上記目的達成のため
、請求項１記載の発明では、高レベルの第１の電源と低
レベルの第２の電源が外部から与えられ、入力信号を入
力回路により受け、内部回路により所定の論理演算等を
行い、該内部回路の論理演算結果を出力回路を介して外
部に出力するとともに、少なくとも前記入力回路、内部
回路および出力回路が同一の半導体基板上に形成される
半導体集積回路装置において、前記入力信号のレベル変
化に応答して所定のパルスを生成するパルス生成手段を
設け、前記出力回路は、パルス生成手段からのパルスに
応答し、該パルスが生成されている間は出力端子をハイ
インピーダンス状態に保持するとともに、該出力端子の
電位が緩やかに低下するように徐々に第２の電源側へ電
流を引き抜き、パルスの生成期間が終了すると、内部回
路の論理演算結果に応じて該電位の低い状態から出力端
子を“Ｈｏ“又は゛Ｌパの状態に変化させるように構成
している。
、請求項１記載の発明では、高レベルの第１の電源と低
レベルの第２の電源が外部から与えられ、入力信号を入
力回路により受け、内部回路により所定の論理演算等を
行い、該内部回路の論理演算結果を出力回路を介して外
部に出力するとともに、少なくとも前記入力回路、内部
回路および出力回路が同一の半導体基板上に形成される
半導体集積回路装置において、前記入力信号のレベル変
化に応答して所定のパルスを生成するパルス生成手段を
設け、前記出力回路は、パルス生成手段からのパルスに
応答し、該パルスが生成されている間は出力端子をハイ
インピーダンス状態に保持するとともに、該出力端子の
電位が緩やかに低下するように徐々に第２の電源側へ電
流を引き抜き、パルスの生成期間が終了すると、内部回
路の論理演算結果に応じて該電位の低い状態から出力端
子を“Ｈｏ“又は゛Ｌパの状態に変化させるように構成
している。
また、請求項２記載の発明では、高レベルの第１の電源
と低レベルの第２の電源が外部から与えられ、入力信号
を入力回路により受け、内部回路により所定の論理演算
等を行い、該内部回路の論理演算結果を出力回路を介し
て外部に出力するとともに、少なくとも前記入力回路、
内部回路および出力回路が同一の半導体基板上に形成さ
れる半導体集積回路装置において、前記入力信号のレベ
ル変化に応答して所定のパルスを生成するパルス生成手
段を設け、前記出力回路は、パルス生成手段からのパル
スに応答し、該パルスが生成されている間は出力端子を
通常の高レベルよりも電位の低い状態に維持しながら徐
々に第２の電源側へ電流を引き抜き、パルスの生成期間
が終了すると、内部回路の論理演算結果に応じて該電位
の低い状態から出力端子を“Ｈ”′又は′Ｌ゛の状態に
変化させるように構成している。
と低レベルの第２の電源が外部から与えられ、入力信号
を入力回路により受け、内部回路により所定の論理演算
等を行い、該内部回路の論理演算結果を出力回路を介し
て外部に出力するとともに、少なくとも前記入力回路、
内部回路および出力回路が同一の半導体基板上に形成さ
れる半導体集積回路装置において、前記入力信号のレベ
ル変化に応答して所定のパルスを生成するパルス生成手
段を設け、前記出力回路は、パルス生成手段からのパル
スに応答し、該パルスが生成されている間は出力端子を
通常の高レベルよりも電位の低い状態に維持しながら徐
々に第２の電源側へ電流を引き抜き、パルスの生成期間
が終了すると、内部回路の論理演算結果に応じて該電位
の低い状態から出力端子を“Ｈ”′又は′Ｌ゛の状態に
変化させるように構成している。
請求項１記載の発明では、パルス生成手段によりパルス
が生成されている間は、出力端子がハイインピーダンス
状態に保持されるとともに、出力端子から徐々に第２の
電源側へ電流が引き抜かれ、パルスの生成期間が終了す
ると、内部回路の論理演算結果に応じて該電流が引き抜
かれた状態から出力端子がＨ′又は“Ｌ“の状態に変化
する。
が生成されている間は、出力端子がハイインピーダンス
状態に保持されるとともに、出力端子から徐々に第２の
電源側へ電流が引き抜かれ、パルスの生成期間が終了す
ると、内部回路の論理演算結果に応じて該電流が引き抜
かれた状態から出力端子がＨ′又は“Ｌ“の状態に変化
する。
したがって、出力回路のトランジスタには駆動能力の高
いものが使用されているが、出力回路そのものがハイイ
ンピーダンス状態になることにより、このハイインピー
ダンスの期間にＧＮＤ側へ徐々に能力の小さいトランジ
スタで電流を流すことができ、ノイズ源にはならない。
いものが使用されているが、出力回路そのものがハイイ
ンピーダンス状態になることにより、このハイインピー
ダンスの期間にＧＮＤ側へ徐々に能力の小さいトランジ
スタで電流を流すことができ、ノイズ源にはならない。
その結果、高０
速性を損なうことなく、出力が安定し、誤動作が防止さ
れる。
れる。
また、請求項２記載の発明では、パルス生成手段により
パルスが生成されている間は、出力端子が通常の高レベ
ルよりも電位の低い状態に維持されながら、徐々に第２
の電源側へ電流が引き抜かれ、パルスの生成期間が終了
すると、内部回路の論理演算結果に応じて該電位の低い
状態から出力端子がＨ”又はＬ Ｉ＋の状態に変化する
。
パルスが生成されている間は、出力端子が通常の高レベ
ルよりも電位の低い状態に維持されながら、徐々に第２
の電源側へ電流が引き抜かれ、パルスの生成期間が終了
すると、内部回路の論理演算結果に応じて該電位の低い
状態から出力端子がＨ”又はＬ Ｉ＋の状態に変化する
。
したがって、以前の出力データの如何にかかわらず低い
レベル（低い電位）での”Ｈ”レベルにＧＮＤより固定
され、その後出力データが決まるが、Ｈ“レベルそのも
のが低く抑えられているので、特にリンギングが抑制さ
れ、ノイズ源にはならない。その結果、同様に高速性を
損なうことなく、出力が安定し、誤動作が防止される。
レベル（低い電位）での”Ｈ”レベルにＧＮＤより固定
され、その後出力データが決まるが、Ｈ“レベルそのも
のが低く抑えられているので、特にリンギングが抑制さ
れ、ノイズ源にはならない。その結果、同様に高速性を
損なうことなく、出力が安定し、誤動作が防止される。
以下、本発明を図面に基づいて説明する。
第１．２図は請求項１記載の発明に係る半導体集積回路
装置の一実施例を示す図であり、本発明をＦＲＯＭに適
用した例である。
装置の一実施例を示す図であり、本発明をＦＲＯＭに適
用した例である。
第１図はＦＲＯＭの回路図であり、この図において、２
１ははＸ方向のアドレスバッファ、２２はデコーダ、２
３ａ 〜２３ｎはワードドライバでＢｉ−ＣＭＯ３で構
成されるもの、同じり２４はＸ方向のアドレスバッファ
、２５はデコーダ、２６ａ〜２６ｎはビットドライバ、
２７はＡ Ｔ Ｄ （Ａｄｒｅｓｓ Ｔｒａｎｓｉｔｉ
ｏｎＤｅｔｅｃｔｏｒ）回路、２８はメモリ部、２９は
信号補正回路、３０はセンスアンプ回路、３１は出力回
路である。
１ははＸ方向のアドレスバッファ、２２はデコーダ、２
３ａ 〜２３ｎはワードドライバでＢｉ−ＣＭＯ３で構
成されるもの、同じり２４はＸ方向のアドレスバッファ
、２５はデコーダ、２６ａ〜２６ｎはビットドライバ、
２７はＡ Ｔ Ｄ （Ａｄｒｅｓｓ Ｔｒａｎｓｉｔｉ
ｏｎＤｅｔｅｃｔｏｒ）回路、２８はメモリ部、２９は
信号補正回路、３０はセンスアンプ回路、３１は出力回
路である。
上記アドレスバッファ２１．２４および、デコーダ２２
．２５は入力回路３２を構成する。
．２５は入力回路３２を構成する。
ＡＴＤ回路（パルス発生手段に相当）２７はアドレス信
号の変化を検出して内部パルス（ＡＴＤパルス）を発生
するもので、端子Ａを介して該パルスを信号補正回路２
９および出力回路３１に送る。メモリ部２８はセルダイ
オード４１ａ、・・・・・・４１ｎ、ワード線４２、ビ
ット線４３、ビットスイッチトランジスタ４４ａ、・・
・・・・４４ｎを含んで構成される。なお、Ｃ８はビッ
ト線４３の浮遊容量である。ワードドライバ１ ２ ２３ａ〜２３ｎばワード線４２を選択するもので、選択
するときＬ′“レベル（＝０．８Ｖ）きなる。ビットド
ライバ２６ａ〜２６ｎはビット線４３を選択するもので
、選択するときビットスイッチトランジスタ４４ａ、・
・・・・・４４ｎの何れかをオンさせる。なお、ビット
スイッチトランジスタ４４ａ、・・・・・・４４ｎの両
端の電圧降下は０．２■である。
号の変化を検出して内部パルス（ＡＴＤパルス）を発生
するもので、端子Ａを介して該パルスを信号補正回路２
９および出力回路３１に送る。メモリ部２８はセルダイ
オード４１ａ、・・・・・・４１ｎ、ワード線４２、ビ
ット線４３、ビットスイッチトランジスタ４４ａ、・・
・・・・４４ｎを含んで構成される。なお、Ｃ８はビッ
ト線４３の浮遊容量である。ワードドライバ１ ２ ２３ａ〜２３ｎばワード線４２を選択するもので、選択
するときＬ′“レベル（＝０．８Ｖ）きなる。ビットド
ライバ２６ａ〜２６ｎはビット線４３を選択するもので
、選択するときビットスイッチトランジスタ４４ａ、・
・・・・・４４ｎの何れかをオンさせる。なお、ビット
スイッチトランジスタ４４ａ、・・・・・・４４ｎの両
端の電圧降下は０．２■である。
信号補正回路２９はＰＭＯ３）ランジスタ５１．５２、
ＮＭＯ３）ランジスタ５３、クランプダイオード５４．
５５およびバイポーラトランジスタ５６により構成され
、ＡＴＤパルスに基づいて論理信号のレベルをクランプ
補正する。センスアンプ回路３０は差動アンプを構成す
るトランジスタ６１．６２、電流源６３、基準電源６４
および抵抗６５を有しており、基準電源６４の電位は、
例えば２．４■である。センスアンプ回路３０はメモリ
部２８からの情報を信号補正回路２９を介して増幅し、
出力回路３１に送る。上記メモリ部２８、ワードドライ
バ２３ ａ 〜２３ ｎ 、ビットドライバ２６ａ〜２
６ｎ、信号補正回路２９およびセンスアンプ回路３０は
内部回路３３を構成する。
ＮＭＯ３）ランジスタ５３、クランプダイオード５４．
５５およびバイポーラトランジスタ５６により構成され
、ＡＴＤパルスに基づいて論理信号のレベルをクランプ
補正する。センスアンプ回路３０は差動アンプを構成す
るトランジスタ６１．６２、電流源６３、基準電源６４
および抵抗６５を有しており、基準電源６４の電位は、
例えば２．４■である。センスアンプ回路３０はメモリ
部２８からの情報を信号補正回路２９を介して増幅し、
出力回路３１に送る。上記メモリ部２８、ワードドライ
バ２３ ａ 〜２３ ｎ 、ビットドライバ２６ａ〜２
６ｎ、信号補正回路２９およびセンスアンプ回路３０は
内部回路３３を構成する。
出力回路３１はショットキートランジスタ７１〜７４、
通常のトランジスタ７５、ＮＭＯ３）ランジスタフ６、
インバータ７７、ショットキーダイオード７８．７９、
通常のダイオード８０および抵抗８１〜８７により構成
され、ＡＴＤパルスが入力される間は出力データとの関
係では出力端子をハイインピーダンス状態に保持すると
ともに、該出力端子の電位が緩やかに低下するように徐
々にＧＮＤ側へ電流を引き抜き、ＡＴＤパルスの入力が
停止すると、センスアンプ回路３０の出力結果に応じて
ＧＮＤ側へ電流を引き抜いている状態から出力端子を“
“Ｈ”″又は“Ｌ １１の状態に変化させる。
通常のトランジスタ７５、ＮＭＯ３）ランジスタフ６、
インバータ７７、ショットキーダイオード７８．７９、
通常のダイオード８０および抵抗８１〜８７により構成
され、ＡＴＤパルスが入力される間は出力データとの関
係では出力端子をハイインピーダンス状態に保持すると
ともに、該出力端子の電位が緩やかに低下するように徐
々にＧＮＤ側へ電流を引き抜き、ＡＴＤパルスの入力が
停止すると、センスアンプ回路３０の出力結果に応じて
ＧＮＤ側へ電流を引き抜いている状態から出力端子を“
“Ｈ”″又は“Ｌ １１の状態に変化させる。
なお、上記各回路への電源供給は高レベルの第１の電源
に相当するＶｃｃ（例えば、５Ｖ）と、低レベルの第２
の電源に相当するＧＮＤ （例えば、ＯＶ）とが外部か
ら与えられる。また、入力回路３２、内部回路３３およ
び出力回路３１は同一の半導体基板上に形成されている
。
に相当するＶｃｃ（例えば、５Ｖ）と、低レベルの第２
の電源に相当するＧＮＤ （例えば、ＯＶ）とが外部か
ら与えられる。また、入力回路３２、内部回路３３およ
び出力回路３１は同一の半導体基板上に形成されている
。
次に、第２図のタイミングチャートを参照して作用を説
明する。
明する。
３
４
アドレス信号が確定すると、アドレスバッファ２１．２
４に入力されるとともに、ＡＴＤ回路２８に入力される
。そして、ＡＴＤ回路２８によりＡＴＤパルス（Ｌアク
ティブ）が生成されると、これは信号補正回路２９およ
び出力回路３１に送られる。図中のＡはＡＴＤパルスの
接続関係を示している。なお、ＡＴＤパルスの幅は所定
の信号処理が必要な時間とする。ＡＴＤパルスが入力す
ると、信号補正回路２９ではバイポーラトランジスタ５
６がオンしてベースがＧＮＤよりクランプされたエミッ
タホロワ回路が動作し、そのエミッタ電圧は２．４ＶＬ
か上昇しないが、ＰＭＯ３）ランジスタ５２を通して“
′Ｈ”レベル保持電流ｉがノードＢに流れ、ノドＢが直
ちに３．２Ｖまでプルアップされてクランプされる。
４に入力されるとともに、ＡＴＤ回路２８に入力される
。そして、ＡＴＤ回路２８によりＡＴＤパルス（Ｌアク
ティブ）が生成されると、これは信号補正回路２９およ
び出力回路３１に送られる。図中のＡはＡＴＤパルスの
接続関係を示している。なお、ＡＴＤパルスの幅は所定
の信号処理が必要な時間とする。ＡＴＤパルスが入力す
ると、信号補正回路２９ではバイポーラトランジスタ５
６がオンしてベースがＧＮＤよりクランプされたエミッ
タホロワ回路が動作し、そのエミッタ電圧は２．４ＶＬ
か上昇しないが、ＰＭＯ３）ランジスタ５２を通して“
′Ｈ”レベル保持電流ｉがノードＢに流れ、ノドＢが直
ちに３．２Ｖまでプルアップされてクランプされる。
一方、出力回路３１ではＡＴＤパルスに応答してＮＭＯ
３）ランジスタフ６がオンするので、トランジスタ７５
がオンしてショットキートランジスタ７２．７３が共に
オフし、さらにショットキートランジスタ７４がオフし
、結局、出力端子がハイインピーダンス状態となる。こ
のとき、能力の小さいトランジスタ７５のオンにより出
力端子の電位が緩やかに低下するように徐々にＧＮＤ側
へ電流が引き抜かれ、出力端子は実質上はぼＧＮＤ電位
と等しい程度になる。次いで、ＡＴＤパルスの出力が終
了すると、出力端子のハイインピーダンス状態が解除さ
れ、出力端子はセンスアンプ回路３０の出力レベルによ
って決まるレベルとなる。
３）ランジスタフ６がオンするので、トランジスタ７５
がオンしてショットキートランジスタ７２．７３が共に
オフし、さらにショットキートランジスタ７４がオフし
、結局、出力端子がハイインピーダンス状態となる。こ
のとき、能力の小さいトランジスタ７５のオンにより出
力端子の電位が緩やかに低下するように徐々にＧＮＤ側
へ電流が引き抜かれ、出力端子は実質上はぼＧＮＤ電位
と等しい程度になる。次いで、ＡＴＤパルスの出力が終
了すると、出力端子のハイインピーダンス状態が解除さ
れ、出力端子はセンスアンプ回路３０の出力レベルによ
って決まるレベルとなる。
一方、このときメモリ部２８では選択されたメモリセル
の記憶情報によってノードＢを“Ｌ′”又は“Ｈ”とし
、これがセンスアンプ回路３０によって読み取られて出
力回路３１に送られる。したがって、例えば出力回路３
１の出力に基づき、出力データが“Ｌ １１に移行する
ときは、出力端子は実質上はぼＧＮＤ電位と等しい状態
がち直ちにＬ゛に移る。
の記憶情報によってノードＢを“Ｌ′”又は“Ｈ”とし
、これがセンスアンプ回路３０によって読み取られて出
力回路３１に送られる。したがって、例えば出力回路３
１の出力に基づき、出力データが“Ｌ １１に移行する
ときは、出力端子は実質上はぼＧＮＤ電位と等しい状態
がち直ちにＬ゛に移る。
一方、出力データが“Ｈ”に移行するときも、出力端子
は実質上はぼＧＮＤ電位と等しい状態がち直ちにＨ“′
に移る。
は実質上はぼＧＮＤ電位と等しい状態がち直ちにＨ“′
に移る。
このように、本実施例ではＡＴＤパルスが出力されてい
る間は、出力端子が実質上はぼＧＮＤ電５ ６ 位と等しい程度に電流を引き抜かれ、しかもこれはデバ
イスのＧＮＤ端子にノイズ源にならない程度に徐々に落
とされる。したがって、例えば外部負荷ＣＬが大きくて
寄生的なインダクタンスＬ ｖｃｃや抵抗Ｒｖｃｃが存
在しても、その吸収電流で内部回路２８等のＧＮＤ電位
が持ち上がるという事態が発生せず、入力信号に対して
ノイズ源になることを防ぐことができ、出力を安定させ
て誤動作を防止することができる。
る間は、出力端子が実質上はぼＧＮＤ電５ ６ 位と等しい程度に電流を引き抜かれ、しかもこれはデバ
イスのＧＮＤ端子にノイズ源にならない程度に徐々に落
とされる。したがって、例えば外部負荷ＣＬが大きくて
寄生的なインダクタンスＬ ｖｃｃや抵抗Ｒｖｃｃが存
在しても、その吸収電流で内部回路２８等のＧＮＤ電位
が持ち上がるという事態が発生せず、入力信号に対して
ノイズ源になることを防ぐことができ、出力を安定させ
て誤動作を防止することができる。
これは、動作が高速になっても同様であり、したがって
、高速性を損なうこともない。
、高速性を損なうこともない。
次に、第３．４図は請求項２記載の発明に係る半導体集
積回路装置の一実施例を示す図であり、本実施例の説明
に当たり前記実施例と同一構成部分には同一符号を付し
て重複説明を省略する。
積回路装置の一実施例を示す図であり、本実施例の説明
に当たり前記実施例と同一構成部分には同一符号を付し
て重複説明を省略する。
第３図において、前記実施例と異なるのは出力回路９１
の構成であり、その他は前記実施例と同様である。出力
回路９１はフィイズスプリツタのショットキートランジ
スタ９２、ダイオード２段のレベルシフト素子９３、シ
ョットキーダイオード９４．９５および通常のダイオー
ド９６の部分が前記実施例と異なり、その他は同様であ
る。
の構成であり、その他は前記実施例と同様である。出力
回路９１はフィイズスプリツタのショットキートランジ
スタ９２、ダイオード２段のレベルシフト素子９３、シ
ョットキーダイオード９４．９５および通常のダイオー
ド９６の部分が前記実施例と異なり、その他は同様であ
る。
本実施例では一例として通常のＴＴＬでＶｃｃ−５，５
ｖのときのタイミングチャートを第４図に示すように、
ＡＴＤパルスが入力すると、ＮＭＯＳトランジスタ７６
がオン、トランジスタ７５がオンしてショットキートラ
ンジスタ９２のベースの電位がショットキーダイオード
９４を介してＧＮＤ側へ引き抜かれる。これにより、シ
ョットキートランジスタ９２がオフし、さらにトランジ
スタ７４がオフする。また、ショットキートランジスタ
９２のコレクタの電位もダイオード２段のレベルシフト
素子９３を介してＧＮＤ側へ引き抜かれるが、完全にＧ
ＮＤレベルまでは引き抜かれず、したがって、トランジ
スタ７２は完全にオフしない。そのため、出力端子の電
位は第４図に示すように通常の高レベルよりも電位が低
い２．４Ｖ程度に維持される。すなわち、この“Ｈ”レ
ベルの電位はＶｃｃのレベルに影響されないようにＧＮ
Ｄレベルから決定されるレベルシフト素子９３によりシ
ョットキートランシフ スタ９２のベース電位が決定されるからである。なお、
゛Ｌルベルから立ち上がるときは２．０Ｖ程度の値とな
る。したがって、仮にＶＣＣが高くなってもＧＮＤから
ある一定のレベルまでしか“Ｈ”レベルが出ない。この
状態でＡＴＤパルスの出力が終了すると、出力端子はセ
ンスアンプ回路３０の出力レベルによって決まるレベル
となり、例えば“Ｌ′°に立ち下がるときは通常の高レ
ベルよりも電位が低い状態から移行するため、第４図に
示すようにリンギングが抑制され、ノイズ源となるのを
防ぐことができる。その結果、高速性を損なうことなく
、出力が安定し、誤動作を防止することができる。
ｖのときのタイミングチャートを第４図に示すように、
ＡＴＤパルスが入力すると、ＮＭＯＳトランジスタ７６
がオン、トランジスタ７５がオンしてショットキートラ
ンジスタ９２のベースの電位がショットキーダイオード
９４を介してＧＮＤ側へ引き抜かれる。これにより、シ
ョットキートランジスタ９２がオフし、さらにトランジ
スタ７４がオフする。また、ショットキートランジスタ
９２のコレクタの電位もダイオード２段のレベルシフト
素子９３を介してＧＮＤ側へ引き抜かれるが、完全にＧ
ＮＤレベルまでは引き抜かれず、したがって、トランジ
スタ７２は完全にオフしない。そのため、出力端子の電
位は第４図に示すように通常の高レベルよりも電位が低
い２．４Ｖ程度に維持される。すなわち、この“Ｈ”レ
ベルの電位はＶｃｃのレベルに影響されないようにＧＮ
Ｄレベルから決定されるレベルシフト素子９３によりシ
ョットキートランシフ スタ９２のベース電位が決定されるからである。なお、
゛Ｌルベルから立ち上がるときは２．０Ｖ程度の値とな
る。したがって、仮にＶＣＣが高くなってもＧＮＤから
ある一定のレベルまでしか“Ｈ”レベルが出ない。この
状態でＡＴＤパルスの出力が終了すると、出力端子はセ
ンスアンプ回路３０の出力レベルによって決まるレベル
となり、例えば“Ｌ′°に立ち下がるときは通常の高レ
ベルよりも電位が低い状態から移行するため、第４図に
示すようにリンギングが抑制され、ノイズ源となるのを
防ぐことができる。その結果、高速性を損なうことなく
、出力が安定し、誤動作を防止することができる。
なお、上記各実施例は本発明をＦＲＯＭに適用した例で
あるが、本発明はこれに限らず、他の半導体集積回路装
置にも適用できるのは勿論である。
あるが、本発明はこれに限らず、他の半導体集積回路装
置にも適用できるのは勿論である。
本発明によれば、高速性を損なうことなく、ノイズ源の
発生を抑制して出力を安定させることができ、誤動作を
防止することができる。
発生を抑制して出力を安定させることができ、誤動作を
防止することができる。
第１．２図は請求項１記載の発明に係る半導体集積回路
装置の一実施例を示す図であり、第１図はその回路図、 第２図はその動作のタイミングチャート、第３．４図は
請求項２記載の発明に係る半導体集積回路装置の一実施
例を示す図であり、第３図はその回路図、 第４図はその動作のタイミングチャート、第５．６図は
従来の半導体集積回路装置を示す図であり、 第５図はその回路図、 第６図はその出力波形を示す図である。 ２１．２４・・・・・・アドレスバッファ、２２．２５
・・・・・・デコーダ、 ２３ａ〜２３ｎ・・・・・・ワードドライバ、２６ａ〜
２６ｎ・・・・・・ビットドライバ、９ ０ ２７・・・・・・ＡＴＤ回路（パルス生成手段）、２８
・・・・・・メモリ部、 ２９・・・・・・信号補正回路、 ３０・・・・・・センスアンプ回路、 ３１・・・・・・出力回路、 ３２・・・・・・入力回路、 ３３・・・・・・内部回路、 ４１ａ〜４１ｎ・・・・・・セルダイオード、４２・・
・・・・ワード線、 ４３・・・・・・ビット線、 ４４ａ〜４４ｎ・・・・・・ビットスイッチトランジス
タ、５１．５２・・・・・・ＰＭＯ３）ランジスク、５
３．７６・・・・・・ＮＭＯ３）ランジスタ、５４．５
５・・・・・・クランプダイオード、５６・・・・・・
バイポーラトランジスタ、６１．６２．７５・・・・・
・トランジスタ、６３・・・・・・電流源、 ６４・・・・・・基準電源、 ６５．８１〜８７・・・・・・抵抗、 ７１〜７４．９２・・・・・・ショットキートランジス
タ、７７・・・・・・インバータ、 ７８．７９．９４．９５・・・・・・ショットキーダイ
オード、８０、９６・・・・・・ダイオード、 ９３・・・・・・レベルシフト素子。 １ ２ 特開平３−２６８２９８ （７） 従来例の出力波形を示す図 第 図
装置の一実施例を示す図であり、第１図はその回路図、 第２図はその動作のタイミングチャート、第３．４図は
請求項２記載の発明に係る半導体集積回路装置の一実施
例を示す図であり、第３図はその回路図、 第４図はその動作のタイミングチャート、第５．６図は
従来の半導体集積回路装置を示す図であり、 第５図はその回路図、 第６図はその出力波形を示す図である。 ２１．２４・・・・・・アドレスバッファ、２２．２５
・・・・・・デコーダ、 ２３ａ〜２３ｎ・・・・・・ワードドライバ、２６ａ〜
２６ｎ・・・・・・ビットドライバ、９ ０ ２７・・・・・・ＡＴＤ回路（パルス生成手段）、２８
・・・・・・メモリ部、 ２９・・・・・・信号補正回路、 ３０・・・・・・センスアンプ回路、 ３１・・・・・・出力回路、 ３２・・・・・・入力回路、 ３３・・・・・・内部回路、 ４１ａ〜４１ｎ・・・・・・セルダイオード、４２・・
・・・・ワード線、 ４３・・・・・・ビット線、 ４４ａ〜４４ｎ・・・・・・ビットスイッチトランジス
タ、５１．５２・・・・・・ＰＭＯ３）ランジスク、５
３．７６・・・・・・ＮＭＯ３）ランジスタ、５４．５
５・・・・・・クランプダイオード、５６・・・・・・
バイポーラトランジスタ、６１．６２．７５・・・・・
・トランジスタ、６３・・・・・・電流源、 ６４・・・・・・基準電源、 ６５．８１〜８７・・・・・・抵抗、 ７１〜７４．９２・・・・・・ショットキートランジス
タ、７７・・・・・・インバータ、 ７８．７９．９４．９５・・・・・・ショットキーダイ
オード、８０、９６・・・・・・ダイオード、 ９３・・・・・・レベルシフト素子。 １ ２ 特開平３−２６８２９８ （７） 従来例の出力波形を示す図 第 図
Claims (2)
- （１）高レベルの第１の電源と低レベルの第２の電源が
外部から与えられ、 入力信号を入力回路により受け、内部回路により所定の
論理演算等を行い、 該内部回路の論理演算結果を出力回路を介して外部に出
力するとともに、 少なくとも前記入力回路、内部回路および出力回路が同
一の半導体基板上に形成される半導体集積回路装置にお
いて、 前記入力信号のレベル変化に応答して所定のパルスを生
成するパルス生成手段を設け、 前記出力回路は、パルス生成手段からのパルスに応答し
、該パルスが生成されている間は出力端子をハイインピ
ーダンス状態に保持するとともに、該出力端子の電位が
緩やかに低下するように徐々に第２の電源側へ電流を引
き抜き、パルスの生成期間が終了すると、内部回路の論
理演算結果に応じて該電位の低い状態から出力端子を“
Ｈ”又は“Ｌ”の状態に変化させるように構成したこと
を特徴とする半導体集積回路装置。 - （２）高レベルの第１の電源と低レベルの第２の電源が
外部から与えられ、 入力信号を入力回路により受け、内部回路により所定の
論理演算等を行い、 該内部回路の論理演算結果を出力回路を介して外部に出
力するとともに、 少なくとも前記入力回路、内部回路および出力回路が同
一の半導体基板上に形成される半導体集積回路装置にお
いて、 前記入力信号のレベル変化に応答して所定のパルスを生
成するパルス生成手段を設け、 前記出力回路は、パルス生成手段からのパルスに応答し
、該パルスが生成されている間は出力端子を通常の高レ
ベルよりも電位の低い状態に維持しながら徐々に第２の
電源側へ電流を引き抜き、 パルスの生成期間が終了すると、内部回路の論理演算結
果に応じて該電位の低い状態から出力端子を“Ｈ”又は
“Ｌ”の状態に変化させるように構成したことを特徴と
する半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067604A JPH03268298A (ja) | 1990-03-16 | 1990-03-16 | 半導体集積回路装置 |
| EP19910302182 EP0447242A3 (en) | 1990-03-16 | 1991-03-14 | Semiconductor integrated circuit device having output stabilizing means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067604A JPH03268298A (ja) | 1990-03-16 | 1990-03-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268298A true JPH03268298A (ja) | 1991-11-28 |
Family
ID=13349698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067604A Pending JPH03268298A (ja) | 1990-03-16 | 1990-03-16 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0447242A3 (ja) |
| JP (1) | JPH03268298A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0698248A1 (de) * | 1993-05-14 | 1996-02-28 | AMPHENOL-TUCHEL ELECTRONICS GmbH | Kontaktiersystem für chipkarten, sowie leser dafür |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856286B2 (ja) * | 1980-12-25 | 1983-12-14 | 富士通株式会社 | 出力バッファ回路 |
| JPS59181829A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| JPH0817037B2 (ja) * | 1987-12-03 | 1996-02-21 | 松下電子工業株式会社 | スタティックｒａｍの出力回路 |
-
1990
- 1990-03-16 JP JP2067604A patent/JPH03268298A/ja active Pending
-
1991
- 1991-03-14 EP EP19910302182 patent/EP0447242A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0447242A3 (en) | 1992-10-28 |
| EP0447242A2 (en) | 1991-09-18 |
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