JPH03269743A - 高信頼性キャッシュ制御方式 - Google Patents
高信頼性キャッシュ制御方式Info
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- JPH03269743A JPH03269743A JP2070654A JP7065490A JPH03269743A JP H03269743 A JPH03269743 A JP H03269743A JP 2070654 A JP2070654 A JP 2070654A JP 7065490 A JP7065490 A JP 7065490A JP H03269743 A JPH03269743 A JP H03269743A
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- Japan
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- comparator
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
キャッシュを信頼性高く制御する高信頼性キャンシュ制
御方式に関し、 コンパレータ付ＳＲＡＭを用いた簡単なキャッシュ回路
において、キャッシュ制御の信頼性を向上させることを
目的とし、 ＳＲＡＭモジュールおよびコンパレータからなるコンパ
レータ付ＳＲＡＭと、パリティビットを生成するパリテ
イビット生成回路と、データを書き込み、ヒツト時に出
力するキャッシュデータＲＡＭとを備え、アクセス時に
上記コンパレータ付ＳＲＡＭのＳＲＡＭモジュールにア
ドレス入力としてアクセスアドレスの一部のアドレスを
入力して読み出した値と、アクセスアドレスの残りのア
ト−レス、当言亥残りのアドレスから上記パリテイビッ
ト生成回路によって生成したパリティビット、複数の有
効ビットとを上記コンパレータに入力して一致／不一致
のときにヒツト／ミスヒツトと判断し、一方、ミスヒツ
トのときに主記憶装置などからリードしたデータを上記
キャッシュデータＲＡＭに書き込むと共に、上記コンパ
レータ付ＳＲＡＭのＳＲＡＭモジュールにアドレス入力
としてアクセスアドレスの一部のアドレスを入力、およ
びデータ入力としてアクセスアドレスの残りのアドレス
、パリティビット、複数の有効ビットを入力して書き込
むように構成する。
御方式に関し、 コンパレータ付ＳＲＡＭを用いた簡単なキャッシュ回路
において、キャッシュ制御の信頼性を向上させることを
目的とし、 ＳＲＡＭモジュールおよびコンパレータからなるコンパ
レータ付ＳＲＡＭと、パリティビットを生成するパリテ
イビット生成回路と、データを書き込み、ヒツト時に出
力するキャッシュデータＲＡＭとを備え、アクセス時に
上記コンパレータ付ＳＲＡＭのＳＲＡＭモジュールにア
ドレス入力としてアクセスアドレスの一部のアドレスを
入力して読み出した値と、アクセスアドレスの残りのア
ト−レス、当言亥残りのアドレスから上記パリテイビッ
ト生成回路によって生成したパリティビット、複数の有
効ビットとを上記コンパレータに入力して一致／不一致
のときにヒツト／ミスヒツトと判断し、一方、ミスヒツ
トのときに主記憶装置などからリードしたデータを上記
キャッシュデータＲＡＭに書き込むと共に、上記コンパ
レータ付ＳＲＡＭのＳＲＡＭモジュールにアドレス入力
としてアクセスアドレスの一部のアドレスを入力、およ
びデータ入力としてアクセスアドレスの残りのアドレス
、パリティビット、複数の有効ビットを入力して書き込
むように構成する。
〔産業上の利用分野二
本発明は、キヤノンユを信頼性高く制御する高信頼性キ
ャッシュ制御方式に関するものである。
ャッシュ制御方式に関するものである。
〔従来の技術と発明が解決しようとする課題〕従来、第
５図（イ）に示すように、ＭＰＵ （マイクロプロセッ
サ）２１からのリードアクセス時に、キャッシュタグＲ
ＡＭ２２から読み出した値と、リードアクセスするアド
レスとを比較回路２３で比較して一致したとき（ヒツト
したとき）、キャッシュデータＲＡ Ｍ ２５からデー
タを読み出してＭＰＵ２１に転送するようにしている。
５図（イ）に示すように、ＭＰＵ （マイクロプロセッ
サ）２１からのリードアクセス時に、キャッシュタグＲ
ＡＭ２２から読み出した値と、リードアクセスするアド
レスとを比較回路２３で比較して一致したとき（ヒツト
したとき）、キャッシュデータＲＡ Ｍ ２５からデー
タを読み出してＭＰＵ２１に転送するようにしている。
この際、キャッシュタグＲＡＭ２２および比較回路２３
の機能を持つ第５図（ロ）コンパレータ付ＳＲＡＭ２７
を用いて回路構成を簡単にすることが考えられる。しか
し、このコンパレータ付ＳＲＡＭ２７を用いた場合、こ
のままでは冗長ビット（パリティビットなど）を付加し
て信頼性を高めることができないという問題があった。
の機能を持つ第５図（ロ）コンパレータ付ＳＲＡＭ２７
を用いて回路構成を簡単にすることが考えられる。しか
し、このコンパレータ付ＳＲＡＭ２７を用いた場合、こ
のままでは冗長ビット（パリティビットなど）を付加し
て信頼性を高めることができないという問題があった。
本発明は、コンパレータ付ＳＲＡＭを用いた簡単なキャ
ッシュ回路において、キヤノノユ制御の信頼性を向上さ
せることを目的としている。
ッシュ回路において、キヤノノユ制御の信頼性を向上さ
せることを目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、コンパレーク付ＳＲＡＭ２は、ＳＲＡ
Ｍモジュール２−１およびコンパレータ２２から構成さ
れるものである。
Ｍモジュール２−１およびコンパレータ２２から構成さ
れるものである。
パリテイビット生成回路３は、パリティビットを生成す
る回路である。
る回路である。
キャッシュデータＲＡＭ５は、データを書き込み、ヒツ
ト時にデータを読み出してアクセス元に出力するもので
ある。
ト時にデータを読み出してアクセス元に出力するもので
ある。
本発明は、第１図に示すように、アクセス時にコンパレ
ータ付ＳＲＡＭ２のＳＲＡＭモジュール２−１にアドレ
ス入力としてアクセスアドレスの一部のアドレスを入力
して読み出した値と、アクセスアドレスの残りのアドレ
ス、当該残りのアドレスからパリテイビット生成回路３
によって生成したパリティビット、複数の有効ビットと
をコンパレータ２−２に入力して一致／不一致のときに
ヒツト／ミスヒツトと判断し、一方、ミスヒツトのとき
に主記憶装置などからリートしたデータをキャッシュデ
ータＲＡＭ５に書き込むと共に、コンパレーク付Ｓ Ｒ
Ａ Ｍ ２のＳＲＡＭモジュール２１にアドレス入力と
してアクセスアドレスの一部のアドレスを人力、および
データ入力としてアクセスアドレスの残りのアドレス、
パリティビット、複数の有効ビットを人力して書き込む
ようにしている。
ータ付ＳＲＡＭ２のＳＲＡＭモジュール２−１にアドレ
ス入力としてアクセスアドレスの一部のアドレスを入力
して読み出した値と、アクセスアドレスの残りのアドレ
ス、当該残りのアドレスからパリテイビット生成回路３
によって生成したパリティビット、複数の有効ビットと
をコンパレータ２−２に入力して一致／不一致のときに
ヒツト／ミスヒツトと判断し、一方、ミスヒツトのとき
に主記憶装置などからリートしたデータをキャッシュデ
ータＲＡＭ５に書き込むと共に、コンパレーク付Ｓ Ｒ
Ａ Ｍ ２のＳＲＡＭモジュール２１にアドレス入力と
してアクセスアドレスの一部のアドレスを人力、および
データ入力としてアクセスアドレスの残りのアドレス、
パリティビット、複数の有効ビットを人力して書き込む
ようにしている。
従って、コンパレーク付ＳＲＡＭ２を用いた簡単なキャ
ッシュ回路において、キャッシュ制御の信頼性を向上さ
せることが可能となる。
ッシュ回路において、キャッシュ制御の信頼性を向上さ
せることが可能となる。
次に、第１図から第４図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。
成および動作を順次詳細に説明する。
第１図（イ）において、ＭＰ Ｕ （マイクロプロセッ
サ）１は、各種処理を行うものであって、ここではアク
セス要求元である。
サ）１は、各種処理を行うものであって、ここではアク
セス要求元である。
コンパレータ付ＳＲＡＭ２は、第１図（ロ）に示すよう
に、ＳＲＡＭモジュール２−１およびコンパレータ２−
２から構成されるものである（後述する）。
に、ＳＲＡＭモジュール２−１およびコンパレータ２−
２から構成されるものである（後述する）。
パリティビット生成回路３は、コンパレータ付ＳＲＡＭ
２のデータ入力に入力しようとするアドレスのパリティ
ビットを生成する回路であって、例えば８ビツトに１ビ
ツトの遇／奇のパリティビ・ノドを生成するものである
。
２のデータ入力に入力しようとするアドレスのパリティ
ビットを生成する回路であって、例えば８ビツトに１ビ
ツトの遇／奇のパリティビ・ノドを生成するものである
。
応答制御回路４は、ＭＰＵＩからの起動信号の通知に対
応して、コンパレータ付ＳＲＡＭ２から一致信号の通知
（Ｅノドした旨の通知）があったときに応答信号をＭＰ
ＵＩに通知し、キャッシュデータＲＡＭ５からデータバ
スに出力したデータを取り込ませたりなどするものであ
る。
応して、コンパレータ付ＳＲＡＭ２から一致信号の通知
（Ｅノドした旨の通知）があったときに応答信号をＭＰ
ＵＩに通知し、キャッシュデータＲＡＭ５からデータバ
スに出力したデータを取り込ませたりなどするものであ
る。
キャッシュデータＲＡＭ５は、ミスヒツト時にデータを
記憶し、ヒツト時にデータを読み出してアクセス要求元
に出力するメモリである。
記憶し、ヒツト時にデータを読み出してアクセス要求元
に出力するメモリである。
主記憶装置６に、データを記憶する大容量のメモリであ
る。
る。
第１図（ロ）において、ＳＲＡＭモジュール２１は、Ｍ
ＰＵＩからのアクセスアドレスの一部のアドレスをアド
レス入力とし、アクセスアドレスの残りのアドレス、こ
の残りのアドレスからパリティビット生成回路３によっ
て生成したパリティ５゛ソト、複数の有効ビットをデー
タ入力として当該データ入力を記憶したり、ＭＰＵＩか
らのアクセスアドレスの一部のアドレスをアドレス入力
としてその値を読み出してコンパレータ２−２に入力し
たりするものである。
ＰＵＩからのアクセスアドレスの一部のアドレスをアド
レス入力とし、アクセスアドレスの残りのアドレス、こ
の残りのアドレスからパリティビット生成回路３によっ
て生成したパリティ５゛ソト、複数の有効ビットをデー
タ入力として当該データ入力を記憶したり、ＭＰＵＩか
らのアクセスアドレスの一部のアドレスをアドレス入力
としてその値を読み出してコンパレータ２−２に入力し
たりするものである。
コンパレータ２−２は、ＳＲＡＭモジュール２１から読
み出した値と、アクセスアドレスの残りのアドレス、こ
の残りのアドレスからパリテイビット生成回路３によっ
て生成したパリティビット、複数の有効ビットとを比較
し、一致（ヒツト）か、不一致（貴スヒソト）かを判別
するものである。
み出した値と、アクセスアドレスの残りのアドレス、こ
の残りのアドレスからパリテイビット生成回路３によっ
て生成したパリティビット、複数の有効ビットとを比較
し、一致（ヒツト）か、不一致（貴スヒソト）かを判別
するものである。
次に、第２図を用いて、第１図コンバレークイ・ｌＳＲ
ＡＭ２の動作を説明する。ここで、アドレスＡＯからＡ
３１の３２、データが１６（２’）ハイトブロソクでア
クセスする場合について説明する。
ＡＭ２の動作を説明する。ここで、アドレスＡＯからＡ
３１の３２、データが１６（２’）ハイトブロソクでア
クセスする場合について説明する。
第２図↓こおいて、ＳＲＡＭモジュール２−１のアドレ
ス入力としてＡＯ４からＡ１５を入力し、データ入力と
してＡ１６からＡ３１、パリティ５゛ソト２．２ビツト
の有効ビットを入力し、書き込む。これにより、ミスヒ
ット時にキャッシュデータＲＡＭ５にデータを書き込ん
だときに、当該書き込んだデータについて、コンパレー
タ付ＳＲＡＭ２のＳＲＡＭモジュール２−１にヒツト／
ミスヒツトを判別する情報を信頼性高く記憶させること
ができる。そして、ヒツト／ミスヒツトの判別時に、Ｓ
ＲＡＭモジュール２−１の入力アドレスにアクセスアド
レスＡＯ４ないしＡ１５を入力して読み出した値と、ア
クセスアドレスＡ１６ないしＡ３１．このアクセスアド
レスＡ１６ないしＡ３１から生成した２ビツトのパリテ
ィビット、２ビツトの有効ビットとをコンパレータ２−
２に入力し、両者が一致するときにヒツト、不一致のと
きにミスし、トと判別する。ここで、アドレス１６から
Ａ３１についてはパリティビットによって信頼性を高め
ている。また、有効ビットについては通常“１１”とし
て冗長性を持たせ、両者が“１”のときにのみヒツトと
判別し、いずれかがＯとなっ７こときはミスヒツトと判
別して主記憶装置６からデータをリードし、信頼性を高
めている。
ス入力としてＡＯ４からＡ１５を入力し、データ入力と
してＡ１６からＡ３１、パリティ５゛ソト２．２ビツト
の有効ビットを入力し、書き込む。これにより、ミスヒ
ット時にキャッシュデータＲＡＭ５にデータを書き込ん
だときに、当該書き込んだデータについて、コンパレー
タ付ＳＲＡＭ２のＳＲＡＭモジュール２−１にヒツト／
ミスヒツトを判別する情報を信頼性高く記憶させること
ができる。そして、ヒツト／ミスヒツトの判別時に、Ｓ
ＲＡＭモジュール２−１の入力アドレスにアクセスアド
レスＡＯ４ないしＡ１５を入力して読み出した値と、ア
クセスアドレスＡ１６ないしＡ３１．このアクセスアド
レスＡ１６ないしＡ３１から生成した２ビツトのパリテ
ィビット、２ビツトの有効ビットとをコンパレータ２−
２に入力し、両者が一致するときにヒツト、不一致のと
きにミスし、トと判別する。ここで、アドレス１６から
Ａ３１についてはパリティビットによって信頼性を高め
ている。また、有効ビットについては通常“１１”とし
て冗長性を持たせ、両者が“１”のときにのみヒツトと
判別し、いずれかがＯとなっ７こときはミスヒツトと判
別して主記憶装置６からデータをリードし、信頼性を高
めている。
尚、有効ビノロよ、シングルプロセッサのときは、通常
“１１”を書き込むようにしている。そして、マルチプ
ロセッサシステムに拡張したときは、当該有効ビットを
０にして当該エントリに対応するデータを無効にする。
“１１”を書き込むようにしている。そして、マルチプ
ロセッサシステムに拡張したときは、当該有効ビットを
０にして当該エントリに対応するデータを無効にする。
次に、第３図フローチャートに示す順序に従い第１図、
第２図溝底の動作を詳細に説明する。
第２図溝底の動作を詳細に説明する。
第３図において、■は、ＭＰＵＩがリートアクセスを発
行する。
行する。
＠は、ヒントか否かを判別する。これは、■でリードア
ドレスをアドレスバスに出力し、このうちのＡＯＡない
しＡ１５をコンパレータ付ＳＲＡＭ２のＳＲＡＭモジュ
ール２−１のアドレス入力に人力して読み出した値と、
残りのＡ１６ないしＡ３１、これらＡ１６ないしＡ３１
から生成した２ビツトのパリティビット、有効ビット°
１１”とをコンパレータ２−２にそれぞれ入力し、両者
を比較して一致した（ヒツト）か否かを判別する。
ドレスをアドレスバスに出力し、このうちのＡＯＡない
しＡ１５をコンパレータ付ＳＲＡＭ２のＳＲＡＭモジュ
ール２−１のアドレス入力に人力して読み出した値と、
残りのＡ１６ないしＡ３１、これらＡ１６ないしＡ３１
から生成した２ビツトのパリティビット、有効ビット°
１１”とをコンパレータ２−２にそれぞれ入力し、両者
を比較して一致した（ヒツト）か否かを判別する。
ＹＥＳの場合（一致した場合、ヒツトした場合）には、
■に示すようにヒントしたと判断し、Ｏでキャッシュデ
ータＲＡＭ５から読み出したデータをＭＰＵＩに転送し
、［相］でＭＰＵが受は取る。
■に示すようにヒントしたと判断し、Ｏでキャッシュデ
ータＲＡＭ５から読み出したデータをＭＰＵＩに転送し
、［相］でＭＰＵが受は取る。
方、ＮＯの場合（不一致の場合、ミスヒツトの場合）に
は、主記憶袋Ｎ６を０でアクセスし、［相］でリードし
たデータをＭＰＵＩに転送すると共に、■、［相］を行
う。以下説明する。
は、主記憶袋Ｎ６を０でアクセスし、［相］でリードし
たデータをＭＰＵＩに転送すると共に、■、［相］を行
う。以下説明する。
［相］は、＠Ｎ○でミスヒツトと判別されたので、主記
憶装置６からリードしたデータをデータバスを介してＭ
ＰＵＩに転送する際に、併せてキャッシュデータＲＡＭ
５に書き込む。この際、第１図（イ）に示すように、Ｍ
ＰＵＩからアドレスバスに送出されているリードアドレ
スのうちのＡＯ２ないしＡ１５を入力した状態で、デー
タバスに送出されたデータをキャッシュデータＲＡＭ５
に書き込む。
憶装置６からリードしたデータをデータバスを介してＭ
ＰＵＩに転送する際に、併せてキャッシュデータＲＡＭ
５に書き込む。この際、第１図（イ）に示すように、Ｍ
ＰＵＩからアドレスバスに送出されているリードアドレ
スのうちのＡＯ２ないしＡ１５を入力した状態で、デー
タバスに送出されたデータをキャッシュデータＲＡＭ５
に書き込む。
［相］は、コンパレータ付ＳＲＡＭ２に、ＡＯＡないし
Ａ１５をアドレスとして、Ａ１６ないしＡ３１．２ヒー
ノトのパリティビット、有効ヒ゛ソト“１１”をデータ
とじて、書き込む。これにより、リードアドレスのデー
タについて、キャッシュデータＲＡＭ５に書き込んだこ
とを記憶する。
Ａ１５をアドレスとして、Ａ１６ないしＡ３１．２ヒー
ノトのパリティビット、有効ヒ゛ソト“１１”をデータ
とじて、書き込む。これにより、リードアドレスのデー
タについて、キャッシュデータＲＡＭ５に書き込んだこ
とを記憶する。
Ｏは、＠ＹＥＳでヒントと判別された内容を示す。これ
は、ＡＯＡないしＡ１５を入力アドレスとしてＳＲＡＭ
モジュール２−１からリートした値と、Ａ１６ないしＡ
３１、このＡ１６ないしＡ３１から生成した２ビツトの
パリテイビット、有効ビット“１１”とをコンパレータ
２−２で比較し、両者が一致（ヒント）したという内容
である。
は、ＡＯＡないしＡ１５を入力アドレスとしてＳＲＡＭ
モジュール２−１からリートした値と、Ａ１６ないしＡ
３１、このＡ１６ないしＡ３１から生成した２ビツトの
パリテイビット、有効ビット“１１”とをコンパレータ
２−２で比較し、両者が一致（ヒント）したという内容
である。
［相］は、キャッシュデータＲＡＭ５に、ＡＯ２ないし
Ａ１５をアドレスとして入力してデータを読みだし、Ｍ
ＰＵＩに転送する。そして、＠でＭＰＵ１がこれを受は
取る。
Ａ１５をアドレスとして入力してデータを読みだし、Ｍ
ＰＵＩに転送する。そして、＠でＭＰＵ１がこれを受は
取る。
次に、第４回動作波形図を用いて第１図（イ）構成の動
作を説明する。
作を説明する。
（１）ＭＰＵＩが主記憶装置６に対してリードアクセス
すると、Ｔ、のタイミングで起動信号を応答制御回路４
に出力すると共に、リードアドレスをアドレスバスに出
力する。そして、リードアドレスのうちのＡＯＡないし
Ａ１５をコンパレータ付Ｓ ＲＡ Ｍ ２のアドレス人
力に入力、およびＡ１６ないしＡ３１．２ビツトのパリ
ティビット、有効ヒツト“１１”をコンパレータ付ＳＲ
ＡＭ２のデータ入出力に人力する。そして、既述したよ
うにして一致したとき（Ｔ２のタイミングでチエツクし
て一致したとき）にコンパレータ２−２からの一致信号
を応答制御回路４に通知する。
すると、Ｔ、のタイミングで起動信号を応答制御回路４
に出力すると共に、リードアドレスをアドレスバスに出
力する。そして、リードアドレスのうちのＡＯＡないし
Ａ１５をコンパレータ付Ｓ ＲＡ Ｍ ２のアドレス人
力に入力、およびＡ１６ないしＡ３１．２ビツトのパリ
ティビット、有効ヒツト“１１”をコンパレータ付ＳＲ
ＡＭ２のデータ入出力に人力する。そして、既述したよ
うにして一致したとき（Ｔ２のタイミングでチエツクし
て一致したとき）にコンパレータ２−２からの一致信号
を応答制御回路４に通知する。
（２）一致信号が応答制御回路４に通知されたときに、
応答信号をＭＰＵＩに送出すると共にキャッシュデータ
ＲＡＭ５から読み出したデータをデータバスに送出する
。ＭＰＵＩは、Ｔ、のタイミングで応答信号を受は付け
てデータをサンプリングすると同時にハスサイクルを終
結する。
応答信号をＭＰＵＩに送出すると共にキャッシュデータ
ＲＡＭ５から読み出したデータをデータバスに送出する
。ＭＰＵＩは、Ｔ、のタイミングで応答信号を受は付け
てデータをサンプリングすると同時にハスサイクルを終
結する。
（３）一致しないときｉヨ、既述したように、主記憶装
置６からリードしたデータをＭＰＵＩに転送すると共に
、キャソンユデータＲＡ Ｍ ５に書き込む、およびＡ
１６ないしＡ３１．２ビツトのパリテイビット、有効ビ
ット“１１”をまとめてコンパレータ付ＳＲＡＭ２のＳ
ＲＡＭモジュール２１に書き込む。
置６からリードしたデータをＭＰＵＩに転送すると共に
、キャソンユデータＲＡ Ｍ ５に書き込む、およびＡ
１６ないしＡ３１．２ビツトのパリテイビット、有効ビ
ット“１１”をまとめてコンパレータ付ＳＲＡＭ２のＳ
ＲＡＭモジュール２１に書き込む。
以上説明したように、本発明によれば、コンパレータ付
ＳＲＡＭ２のアドレス入力にアクセスアドレスの一部の
アドレス、およびデータ入力にアクセスアドレスの残り
のアドレス、パリティビット、複数の有効ビットを入力
して書き込み、アクセス時に当該コンパレータ付ＳＲＡ
Ｍ２の内部で読み出した値と入力したアクセスアドレス
、パリテイビット、複数の有効ビットとが一致／不一致
のときにヒツト／ミスヒツトと判別する構成を採用して
いるため、コンパレータ付ＳＲＡＭ２を用いた簡単なキ
ヤノンユ回路において、キャッシュ制御の信頼性を向上
させることができる。
ＳＲＡＭ２のアドレス入力にアクセスアドレスの一部の
アドレス、およびデータ入力にアクセスアドレスの残り
のアドレス、パリティビット、複数の有効ビットを入力
して書き込み、アクセス時に当該コンパレータ付ＳＲＡ
Ｍ２の内部で読み出した値と入力したアクセスアドレス
、パリテイビット、複数の有効ビットとが一致／不一致
のときにヒツト／ミスヒツトと判別する構成を採用して
いるため、コンパレータ付ＳＲＡＭ２を用いた簡単なキ
ヤノンユ回路において、キャッシュ制御の信頼性を向上
させることができる。
第１図は本発明の１実施例構威図、第２図は本発明に係
るコンパレータ付ＳＲＡＭの動作説明図、第３図は本発
明の動作説明フローチャート、第４図υよ本発明の動作
波形図、第５図は従来技術の説明図を示す。 図中、ｌはＭＰＵ （マイクロプロセッサ）、２はコン
パレータ付ＳＲＡＭ、２−１はＳＲＡＭモジュール、２
−２はコンパレータ、３はパリティビット生成回路、４
は応答制御回路、５はキャッシュデータＲＡＭ、６は主
記憶装置を表す。
るコンパレータ付ＳＲＡＭの動作説明図、第３図は本発
明の動作説明フローチャート、第４図υよ本発明の動作
波形図、第５図は従来技術の説明図を示す。 図中、ｌはＭＰＵ （マイクロプロセッサ）、２はコン
パレータ付ＳＲＡＭ、２−１はＳＲＡＭモジュール、２
−２はコンパレータ、３はパリティビット生成回路、４
は応答制御回路、５はキャッシュデータＲＡＭ、６は主
記憶装置を表す。
Claims (1)
- 【特許請求の範囲】 キャッシュを信頼性高く制御する高信頼性キャッシュ制
御方式において、 ＳＲＡＭモジュール（２−１）およびコンパレータ（２
−２）からなるコンパレータ付ＳＲＡＭ（２）と、パリ
テイビットを生成するパリテイビット生成回路（３）と
、 データを書き込み、ヒット時に出力するキャッシュデー
タＲＡＭ（５）とを備え、 アクセス時に上記コンパレータ付ＳＲＡＭ（２）のＳＲ
ＡＭモジュール（２−１）にアドレス入力としてアクセ
スアドレスの一部のアドレスを入力して読み出した値と
、アクセスアドレスの残りのアドレス、当該残りのアド
レスから上記パリテイビット生成回路（３）によって生
成したパリテイビット、複数の有効ビットとを上記コン
パレータ（２−２）に入力して一致／不一致のときにヒ
ット／ミスヒットと判断し、一方、ミスヒットのときに
主記憶装置などからリードしたデータを上記キャッシュ
データＲＡＭ（５）に書き込むと共に、上記コンパレー
タ付ＳＲＡＭ（２）のＳＲＡＭモジュール（２−１）に
アドレス入力としてアクセスアドレスの一部のアドレス
を入力、およびデータ入力としてアクセスアドレスの残
りのアドレス、パリテイビット、複数の有効ビットを入
力して書き込むように構成したことを特徴とする高信頼
性キャッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070654A JPH03269743A (ja) | 1990-03-20 | 1990-03-20 | 高信頼性キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070654A JPH03269743A (ja) | 1990-03-20 | 1990-03-20 | 高信頼性キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269743A true JPH03269743A (ja) | 1991-12-02 |
Family
ID=13437858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070654A Pending JPH03269743A (ja) | 1990-03-20 | 1990-03-20 | 高信頼性キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006527871A (ja) * | 2003-06-18 | 2006-12-07 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | キャッシュメモリのためのエラーを認識する方法と装置，およびキャッシュメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336450A (ja) * | 1986-07-31 | 1988-02-17 | Nec Corp | キヤツシユ用ｌｓｉ |
| JPH01273152A (ja) * | 1988-04-25 | 1989-11-01 | Hitachi Ltd | キャッシュメモリ制御方式 |
-
1990
- 1990-03-20 JP JP2070654A patent/JPH03269743A/ja active Pending
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