JPH0414373B2 - - Google Patents
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- JPH0414373B2 JPH0414373B2 JP60033448A JP3344885A JPH0414373B2 JP H0414373 B2 JPH0414373 B2 JP H0414373B2 JP 60033448 A JP60033448 A JP 60033448A JP 3344885 A JP3344885 A JP 3344885A JP H0414373 B2 JPH0414373 B2 JP H0414373B2
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- Japan
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶制御方式に係り、特に３階層構造
を形成する記憶装置の制御方式に関する。
を形成する記憶装置の制御方式に関する。
従来、記憶装置を主記憶装置、中間バツフア、
バツフアストレージの３階層とし、主記憶装置の
一部データの写しを中間バツフアに格納し、さら
に中間バツフアの一部データの写しをバツフアス
トレージに格納する方式が知られている。例え
ば、1982年５月31日発行の「日経エレクトロニク
ス」に平栗俊男氏らが“３階層メモリ方式や高密
度化技術による性能向上を図つた大型コンピユー
タＭ−380／382」と題して論じており、又、特開
昭52−35533号にも同様の技術が開示されている。
バツフアストレージの３階層とし、主記憶装置の
一部データの写しを中間バツフアに格納し、さら
に中間バツフアの一部データの写しをバツフアス
トレージに格納する方式が知られている。例え
ば、1982年５月31日発行の「日経エレクトロニク
ス」に平栗俊男氏らが“３階層メモリ方式や高密
度化技術による性能向上を図つた大型コンピユー
タＭ−380／382」と題して論じており、又、特開
昭52−35533号にも同様の技術が開示されている。
この３階層の記憶装置は、大型コンピユータ等
の上位機種の性能向上を図るうえで重要である
が、さほどの性能を必要としない下位機種では、
バツフアストレージと主記憶装置の２階層で十分
である場合もある。しかしながら、従来は３階層
から２階層への移行、ある２階層から３階層への
移行を容易に実現することについて配慮されてお
らず、これらの間の互換性は不可能であつた。
の上位機種の性能向上を図るうえで重要である
が、さほどの性能を必要としない下位機種では、
バツフアストレージと主記憶装置の２階層で十分
である場合もある。しかしながら、従来は３階層
から２階層への移行、ある２階層から３階層への
移行を容易に実現することについて配慮されてお
らず、これらの間の互換性は不可能であつた。
かかる従来の構成例を第２図に示す。第２図に
おいて、１００は中央処理装置であり、バツフア
ストレージ（BS）１を内蔵している。２は中間
バツフア（WS）、３は主記憶装置（MS）で、
MS３の一部のデータの写しをWS２が格納し、
WS２の一部のデータの写しを中央処理装置１０
０のBS１が格納する。４はWS２の存在するデー
タの主記憶アドレスを格納しているWSアドレス
アレイ（WAA）であり、同様のアドレスアレイ
は、中央処理装置１００もBS１に対して持つて
いる。
おいて、１００は中央処理装置であり、バツフア
ストレージ（BS）１を内蔵している。２は中間
バツフア（WS）、３は主記憶装置（MS）で、
MS３の一部のデータの写しをWS２が格納し、
WS２の一部のデータの写しを中央処理装置１０
０のBS１が格納する。４はWS２の存在するデー
タの主記憶アドレスを格納しているWSアドレス
アレイ（WAA）であり、同様のアドレスアレイ
は、中央処理装置１００もBS１に対して持つて
いる。
中央処理装置１００は、通常、BS１に所望デ
ータが存在すれば、フエツチの場合は該BS１か
ら所望データを入手し、ストアの場合はBS１と
WS２の該当データをストアデータで書き替え
る。BS１に所望データが存在しない場合、ある
いはストアの場合、中央処理装置１００はWS制
御回路７に対し、線３０を通してBSアクセス要
求（フエツチ要求あるいはストア要求）を出し、
ストア要求の場合は、さらに線２０を通してスト
アデータをストアスタツクデータレジスタ１０に
格納する。
ータが存在すれば、フエツチの場合は該BS１か
ら所望データを入手し、ストアの場合はBS１と
WS２の該当データをストアデータで書き替え
る。BS１に所望データが存在しない場合、ある
いはストアの場合、中央処理装置１００はWS制
御回路７に対し、線３０を通してBSアクセス要
求（フエツチ要求あるいはストア要求）を出し、
ストア要求の場合は、さらに線２０を通してスト
アデータをストアスタツクデータレジスタ１０に
格納する。
WS制御回路７は、中央処理装置１００からBS
アクセス要求を受け取るとWAA４を参照し、
WS２に所望データが存在しているかどうか調べ
る。そして、WS２に所望データの存在している
ことが分ると、フエツチの場合は、WAA４の参
照結果により線３２を通してWS２の該当領域を
アクセスし、WS２からのフエツチデータをフエ
ツチデータレジスタ６へ格納し、さらにデータ線
２１を通して中央処理装置１００へ転送し、スト
アの場合は、レジスタ１０のストアデータをセレ
クタ９で選択してストアデータレジスタ５へ格納
し、線３２で示されるWS２の該当領域へストア
する。WS２に所望データが存在しなかつた場合
は、WS制御回路７は線３３を通し、MS制御回
路８に対してブロツク転送要求を出す。
アクセス要求を受け取るとWAA４を参照し、
WS２に所望データが存在しているかどうか調べ
る。そして、WS２に所望データの存在している
ことが分ると、フエツチの場合は、WAA４の参
照結果により線３２を通してWS２の該当領域を
アクセスし、WS２からのフエツチデータをフエ
ツチデータレジスタ６へ格納し、さらにデータ線
２１を通して中央処理装置１００へ転送し、スト
アの場合は、レジスタ１０のストアデータをセレ
クタ９で選択してストアデータレジスタ５へ格納
し、線３２で示されるWS２の該当領域へストア
する。WS２に所望データが存在しなかつた場合
は、WS制御回路７は線３３を通し、MS制御回
路８に対してブロツク転送要求を出す。
MS制御回路８は、WS制御回路７からブロツ
ク転送要求を受け取ると、線３４を通して、MS
３をアクセスし、MC３から所望データが存在す
るブロツクを読み出す。このブロツクデータは線
２２を経由し、WS制御回路７の制御下で、順
次、セレクタ９、ストアデータレジスタ５を通し
てWS２へストアされる。このブロツク転送が終
了すると、WS制御回路７は、フエツチの場合は
WS２より所望データをあらためて読み出して中
央処理装置１００へ転送し、ストアの場合はスト
アスタツクデータレジタ１０のストアデータをセ
レクタ９で選択し、ストアデータレジスタ５を通
してWS２へストアする。
ク転送要求を受け取ると、線３４を通して、MS
３をアクセスし、MC３から所望データが存在す
るブロツクを読み出す。このブロツクデータは線
２２を経由し、WS制御回路７の制御下で、順
次、セレクタ９、ストアデータレジスタ５を通し
てWS２へストアされる。このブロツク転送が終
了すると、WS制御回路７は、フエツチの場合は
WS２より所望データをあらためて読み出して中
央処理装置１００へ転送し、ストアの場合はスト
アスタツクデータレジタ１０のストアデータをセ
レクタ９で選択し、ストアデータレジスタ５を通
してWS２へストアする。
なお、MS３からWS２へブロツク転送する際、
WS２に空エリアがない場合、WS制御回路７は
WS２の追出し対象のブロツクを所定のアルゴリ
ズム（例えばLRU方式）によつて選び出し、そ
のブロツクがWS存在中に書き替えられていれ
ば、順次、そのブロツクのデータをWS２よりフ
エツチデータレジスタ６にフエツチし、同時に
MS制御回路８にブロツクストア要求を出し、線
２１を介してMS３へストアする。その後、WS
２の空いた領域へ、所望データが存在するブロツ
クをMS３より線２２、セレクタ９、ストアデー
タレジスタ５を経由して転送する。
WS２に空エリアがない場合、WS制御回路７は
WS２の追出し対象のブロツクを所定のアルゴリ
ズム（例えばLRU方式）によつて選び出し、そ
のブロツクがWS存在中に書き替えられていれ
ば、順次、そのブロツクのデータをWS２よりフ
エツチデータレジスタ６にフエツチし、同時に
MS制御回路８にブロツクストア要求を出し、線
２１を介してMS３へストアする。その後、WS
２の空いた領域へ、所望データが存在するブロツ
クをMS３より線２２、セレクタ９、ストアデー
タレジスタ５を経由して転送する。
このように、第２図の構成では、中央処理装置
１００からのアクセス要求は全てWS制御回路７
に対して出し、データ線もWS２との間にしか存
在しない。また、MS３に対するアクセスもブロ
ツクでのストア、フエツチしか存在しないので、
MS制御回路８は、その制御機能のみ有してい
る。従つて、WS２を取り外すと全体が動作不能
となり、WS２を着脱自在とすることは不可能で
ある。
１００からのアクセス要求は全てWS制御回路７
に対して出し、データ線もWS２との間にしか存
在しない。また、MS３に対するアクセスもブロ
ツクでのストア、フエツチしか存在しないので、
MS制御回路８は、その制御機能のみ有してい
る。従つて、WS２を取り外すと全体が動作不能
となり、WS２を着脱自在とすることは不可能で
ある。
本発明の目的は、３階層構造の記憶装置におい
て、その中間バツフアの切離しを可能とする記憶
制御方式を提供することにある。
て、その中間バツフアの切離しを可能とする記憶
制御方式を提供することにある。
本発明は、バツフアストレージを内蔵した中央
処理装置や入出力装置等のアクセス要求元から中
間バツフアと共に主記憶装置をもアクセスできる
ようにすると共に、主記憶装置のアクセスをブロ
ツク転送のみならず、８バイト、32バイト単位等
のストア、フエツチも行えるようにして、中間バ
ツフアを取り外しても、アクセス要求元から主記
憶装置を直接アクセスできるようにしたことであ
る。
処理装置や入出力装置等のアクセス要求元から中
間バツフアと共に主記憶装置をもアクセスできる
ようにすると共に、主記憶装置のアクセスをブロ
ツク転送のみならず、８バイト、32バイト単位等
のストア、フエツチも行えるようにして、中間バ
ツフアを取り外しても、アクセス要求元から主記
憶装置を直接アクセスできるようにしたことであ
る。
第１図は本発明の一実施例のブロツク図であ
る。第１図において、中央処理装置１００はバツ
フアストレージ（BS）１を内蔵しており、通常、
中間バツフア（WS）２および主記憶装置（MS）
３と共に３階層記憶装置を形成している。即ち、
WS２はMS３の一部のデータを格納し、BS１は
WS２の一部のデータを写しを格納している。
WS２はWS制御回路７の制御下にあり、MS３は
MS制御回路８の制御下にある。WSアドレスア
レイ（WAA）４はWS２に存在するデータの主
記憶アドレスを格納している。このWAA４と同
様のアドレスアレイは、中央処理装置１００も
BS１に対して持つている。
る。第１図において、中央処理装置１００はバツ
フアストレージ（BS）１を内蔵しており、通常、
中間バツフア（WS）２および主記憶装置（MS）
３と共に３階層記憶装置を形成している。即ち、
WS２はMS３の一部のデータを格納し、BS１は
WS２の一部のデータを写しを格納している。
WS２はWS制御回路７の制御下にあり、MS３は
MS制御回路８の制御下にある。WSアドレスア
レイ（WAA）４はWS２に存在するデータの主
記憶アドレスを格納している。このWAA４と同
様のアドレスアレイは、中央処理装置１００も
BS１に対して持つている。
中央処理装置１００はアンド回路１０２，１０
３を介してWS制御回路７、MS制御回路８のい
ずれにもアクセス要求を出すことができる。従つ
て、MS制御回路８は、WS制御回路７からのア
クセス要求を受けると共に中央処理装置１００か
らのアクセス要求も受けることがきる。中央処理
装置１００からのストアデータはストアスタツク
データレジスタ１０に格納される。このレジスタ
１０のストアデータはセレクタ９を介してストア
データレジスタ５に格納された後、WS２とMS
３のいずれにもストアすることができる。同様
に、フエツチデータレジスタ６には、WS２と
MS３のいずれからフエツチされたデータもセレ
クタ１０１を介して格納することができる。
３を介してWS制御回路７、MS制御回路８のい
ずれにもアクセス要求を出すことができる。従つ
て、MS制御回路８は、WS制御回路７からのア
クセス要求を受けると共に中央処理装置１００か
らのアクセス要求も受けることがきる。中央処理
装置１００からのストアデータはストアスタツク
データレジスタ１０に格納される。このレジスタ
１０のストアデータはセレクタ９を介してストア
データレジスタ５に格納された後、WS２とMS
３のいずれにもストアすることができる。同様
に、フエツチデータレジスタ６には、WS２と
MS３のいずれからフエツチされたデータもセレ
クタ１０１を介して格納することができる。
以下、第１図の動作について説明する。WS２
を組み入れて動作させる場合、中央処理装置１０
０は線１１１を論理“１”としてアンド回路１０
２をオン、アンド回路１０３をオフとする。この
場合、中央処理装置１００から線１１０に出され
るアクセス要求は、アンド回路１０２を介して
WS制御回路７に与えられる。WS制御回路７は、
中央処理装置１００からアクセス要求を受け取る
と、WAA４を参照してWS２に所望データが存
在するかどうが調べる。そして、WS２に所望デ
ータが存在している場合、フエツチ動作ではWS
２より該当データをフエツチし、線１１２、セレ
クタ１０１、フエツチレジスタ６、線１１４を介
して中央処理装置１００へ転送し、ストア動作で
は、中央処理装置１００から線２０を通してスト
アスタツクデータレジスタ１０に格納されている
データをセレクタ９、ストアレジスタ５を介して
WS２にストアする。WS２に所望データが存在
しなかつた場合は、WS制御回路７は線３３を通
しMS制御回路８に対してブロツク転送要求を出
す。
を組み入れて動作させる場合、中央処理装置１０
０は線１１１を論理“１”としてアンド回路１０
２をオン、アンド回路１０３をオフとする。この
場合、中央処理装置１００から線１１０に出され
るアクセス要求は、アンド回路１０２を介して
WS制御回路７に与えられる。WS制御回路７は、
中央処理装置１００からアクセス要求を受け取る
と、WAA４を参照してWS２に所望データが存
在するかどうが調べる。そして、WS２に所望デ
ータが存在している場合、フエツチ動作ではWS
２より該当データをフエツチし、線１１２、セレ
クタ１０１、フエツチレジスタ６、線１１４を介
して中央処理装置１００へ転送し、ストア動作で
は、中央処理装置１００から線２０を通してスト
アスタツクデータレジスタ１０に格納されている
データをセレクタ９、ストアレジスタ５を介して
WS２にストアする。WS２に所望データが存在
しなかつた場合は、WS制御回路７は線３３を通
しMS制御回路８に対してブロツク転送要求を出
す。
MS制御回路８は、WS制御回路７からブロツ
ク転送を受け取ると、MS３から該当ブロツクの
データを順次読み出し、線１１３、セレクタ１０
１、フエツチデータ６、線１１４、セレクタ９を
介してストアデータレジスタ５に順次格納する。
このレジスタ５のデータはWS制御回路７の制御
下でWS２へストアされる。このブロツク転送が
終了すると、WS制御回路７は、フエツチの場合
はWS２より所望データをあらためて読み出して
中央処理装置１００へ転送し、ストアの場合はス
トアスタツクデータレジスタ１０のストアデータ
をWS２へストアする。
ク転送を受け取ると、MS３から該当ブロツクの
データを順次読み出し、線１１３、セレクタ１０
１、フエツチデータ６、線１１４、セレクタ９を
介してストアデータレジスタ５に順次格納する。
このレジスタ５のデータはWS制御回路７の制御
下でWS２へストアされる。このブロツク転送が
終了すると、WS制御回路７は、フエツチの場合
はWS２より所望データをあらためて読み出して
中央処理装置１００へ転送し、ストアの場合はス
トアスタツクデータレジスタ１０のストアデータ
をWS２へストアする。
このように、WS２を組み入れて動作させる場
合は第２図と基本的に同じである。
合は第２図と基本的に同じである。
次に、WS２が存在しないか、あるいは存在し
ていても不動作とする場合は、中央処理装置１０
０は線１１１を論理“０”としてアンド回路１０
３をオン、アンド回路１０２をオフとする。この
場合、中央処理装置１００から線１１０に出力さ
れるアクセス要求は、アンド回路１０３を介して
MS制御回路８に与えられる。MS制御回路８は、
中央処理装置１００からアクセス要求を受け取つ
た場合、MS３に対し、該アクセス要求に従つて
例えば８バイト、32バイト単位の通常の読み書き
を行う。即ち、フエツチ要求の場合、MS制御回
路８は線３４を介してMS３をアクセスし、MS
３からのフエツチデータをセレクタ１０１で選択
してフエツチデータレジスタ６に格納し、線１１
４により中央処理装置１００に送る。また、スト
ア要求の場合は、ストアスタツクデータレジスタ
１０のストアデータをセレクタ９で選択してスト
アデータレジスタ５に格納すると都に、線３４に
よりMS３をアクセスし、該レジスタ５のデータ
をMS３に格納する。
ていても不動作とする場合は、中央処理装置１０
０は線１１１を論理“０”としてアンド回路１０
３をオン、アンド回路１０２をオフとする。この
場合、中央処理装置１００から線１１０に出力さ
れるアクセス要求は、アンド回路１０３を介して
MS制御回路８に与えられる。MS制御回路８は、
中央処理装置１００からアクセス要求を受け取つ
た場合、MS３に対し、該アクセス要求に従つて
例えば８バイト、32バイト単位の通常の読み書き
を行う。即ち、フエツチ要求の場合、MS制御回
路８は線３４を介してMS３をアクセスし、MS
３からのフエツチデータをセレクタ１０１で選択
してフエツチデータレジスタ６に格納し、線１１
４により中央処理装置１００に送る。また、スト
ア要求の場合は、ストアスタツクデータレジスタ
１０のストアデータをセレクタ９で選択してスト
アデータレジスタ５に格納すると都に、線３４に
よりMS３をアクセスし、該レジスタ５のデータ
をMS３に格納する。
以上の説明から明らかな如く、本発明によれ
ば、主記憶装置（第１の記憶装置）、中間バツフ
ア（第２の記憶装置）、処理装置に内蔵されるバ
ツフアストレージ（第３の記憶装置）の３階層記
憶装置において、処理装置に対して中間バツフア
と主記憶装置の両方ともアクセスできる経路を設
け、また、主記憶制御回路（第２制御手段）に、
ブロツク転送を行う制御に加えて、処理装置から
のアクセス要求を制御する機能を備えることによ
り、中間バツフアが装着、取外しのいずれの状態
でも制御が可能である。換言すれば、記憶装置が
主記憶装置と中間バツフアとバツフアストレージ
の２階層、あるいは主記憶装置とバツフアストレ
ージの２階層のいずれでも、制御回路の構成を何
ら変更することなく制御可能である。したがつ
て、記憶装置の階層構造を３階層から２階層、２
階層から３階層へ自在に変更することができ、コ
ンピユータシステムの機種の変更（例えば２階層
による比較的低性能・低価格の機種、３階層によ
る高性能・高価格の機種等）が容易になる。
ば、主記憶装置（第１の記憶装置）、中間バツフ
ア（第２の記憶装置）、処理装置に内蔵されるバ
ツフアストレージ（第３の記憶装置）の３階層記
憶装置において、処理装置に対して中間バツフア
と主記憶装置の両方ともアクセスできる経路を設
け、また、主記憶制御回路（第２制御手段）に、
ブロツク転送を行う制御に加えて、処理装置から
のアクセス要求を制御する機能を備えることによ
り、中間バツフアが装着、取外しのいずれの状態
でも制御が可能である。換言すれば、記憶装置が
主記憶装置と中間バツフアとバツフアストレージ
の２階層、あるいは主記憶装置とバツフアストレ
ージの２階層のいずれでも、制御回路の構成を何
ら変更することなく制御可能である。したがつ
て、記憶装置の階層構造を３階層から２階層、２
階層から３階層へ自在に変更することができ、コ
ンピユータシステムの機種の変更（例えば２階層
による比較的低性能・低価格の機種、３階層によ
る高性能・高価格の機種等）が容易になる。
第１図は本発明の一実施例のブロツク図、第２
図は従来のブロツク図である。 １……バツフアストレージ（BS）、２……中間
バツフア（WS）、３……主記憶装置（MS）、７
……WS制御回路、８……MS制御回路、１００
……中央処理装置、１１０……アクセス要求線、
１１１……WS存在／不存在制御線。
図は従来のブロツク図である。 １……バツフアストレージ（BS）、２……中間
バツフア（WS）、３……主記憶装置（MS）、７
……WS制御回路、８……MS制御回路、１００
……中央処理装置、１１０……アクセス要求線、
１１１……WS存在／不存在制御線。
Claims (1)
- 【特許請求の範囲】 １ 第１の記憶装置と、該第１の記憶装置の一部
のデータの写しを格納する着脱可能な第２の記憶
装置と、アクセス要求元である処理装置に内蔵さ
れて、前記第２あるいは第１の記憶装置の一部の
データの写しを格納する第３の記憶装置とからな
る３階層記憶装置において、 前記第２の記憶装置と前記第１の記憶装置の
各々の読出し／書込みデータ線を共に前記処理装
置に接続する接続手段と、 前記処理装置が前記第３の記憶装置に所望デー
タがない場合に出すアクセス要求を、前記第２の
記憶装置が装着されている場合は該第２の記憶装
置側に与え、装着されていない場合は前記第１の
記憶装置側に与える選択手段と、 前記第２の記憶装置側に与えられるアクセス要
求に応答して、該第２の記憶装置に所望データが
存在するかどうか調べ、存在する場合は該第２の
記憶装置をアクセスして、フエツチ要求では該第
２の記憶装置からの読出しデータを前記処理装置
へ転送し、ストア要求では前記処理装置からの書
込みデータを該第２の記憶装置へ書込み、存在し
ない場合は前記第１の記憶装置側にブロツク転送
要求を出す第１制御手段と、 前記第１の記憶装置側に与えられるアクセス要
求あるいはブロツク転送要求に応答して該第１の
記憶装置をアクセスし、前記処理装置からのアク
セス要求時は、フエツチ要求では該第１の記憶装
置からの読出しデータを前記処理装置へ転送し、
ストア要求では前記処理装置からの書込みデータ
を該第１の記憶装置へ書込み、前記第１制御手段
からのブロツク転送要求時は、該第１の記憶装置
から所望データを含むブロツクを読出して前記第
２の記憶装置へブロツク転送する第２制御手段と
を有することを特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033448A JPS61193245A (ja) | 1985-02-21 | 1985-02-21 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033448A JPS61193245A (ja) | 1985-02-21 | 1985-02-21 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61193245A JPS61193245A (ja) | 1986-08-27 |
| JPH0414373B2 true JPH0414373B2 (ja) | 1992-03-12 |
Family
ID=12386814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033448A Granted JPS61193245A (ja) | 1985-02-21 | 1985-02-21 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193245A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142846A (ja) * | 1987-11-28 | 1989-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置のキャッシュメモリ制御方式 |
| JP2008267589A (ja) * | 2007-04-18 | 2008-11-06 | Koji Morishige | スチールベルト |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020254A (ja) * | 1983-07-15 | 1985-02-01 | Nec Corp | デ−タ処理装置 |
-
1985
- 1985-02-21 JP JP60033448A patent/JPS61193245A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61193245A (ja) | 1986-08-27 |
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