JPH03270137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03270137A JPH03270137A JP6807690A JP6807690A JPH03270137A JP H03270137 A JPH03270137 A JP H03270137A JP 6807690 A JP6807690 A JP 6807690A JP 6807690 A JP6807690 A JP 6807690A JP H03270137 A JPH03270137 A JP H03270137A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- boron
- gate electrode
- low concentration
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、特にＬＤＤ構造の半導体装置の製造方法の改
良に関する。
良に関する。
Ｃ従来の技術と課題］
近年、ＣＭＯ３ＦＥＴを含む半導体装置においては、高
速化・高集積化のために素子の微細化が進んでいる。こ
れに伴い、反転電圧の低下やバンチスルー耐圧の低下等
のいわゆるチャネル効果が間通となっている。これは、
ソーズ・ドレイン領域の不純物に拡散係数の大きいボロ
ンの他適当な物質のないＰチャネルＭＯ３ＦＥＴにおい
て、ソ々ス・ドレイン領域の接合深さを浅くすることが
困難であることから特に深刻である。
速化・高集積化のために素子の微細化が進んでいる。こ
れに伴い、反転電圧の低下やバンチスルー耐圧の低下等
のいわゆるチャネル効果が間通となっている。これは、
ソーズ・ドレイン領域の不純物に拡散係数の大きいボロ
ンの他適当な物質のないＰチャネルＭＯ３ＦＥＴにおい
て、ソ々ス・ドレイン領域の接合深さを浅くすることが
困難であることから特に深刻である。
この対策として、従来ＬＤＤ構逍のＭＯＳＦＥＴが知ら
れている。第２図（Ａ）〜（Ｆ）ほかか７）ＦＥＴを製
造工程順に示したものである。
れている。第２図（Ａ）〜（Ｆ）ほかか７）ＦＥＴを製
造工程順に示したものである。
（１）まず、ｎ型半導体基板１上にゲート絶縁膜２を形
威し、この上にｎ型高濃度多結晶シリコンによるゲート
絶縁膜３を選択的に形成した（第２図（Ａ）図示）。次
に、前記ゲート電極３をマスクとしてボロンを前記基板
１に２ ｘ １×１０１５／ｃ１イオン注入し、低濃度
のボロン注入層４を形成した（第２図（Ｂ）図示）。つ
づいて、全面にＣＶＤ法によってシリコン酸化膜５を形
成した（第２図（Ｃ）図示）。
威し、この上にｎ型高濃度多結晶シリコンによるゲート
絶縁膜３を選択的に形成した（第２図（Ａ）図示）。次
に、前記ゲート電極３をマスクとしてボロンを前記基板
１に２ ｘ １×１０１５／ｃ１イオン注入し、低濃度
のボロン注入層４を形成した（第２図（Ｂ）図示）。つ
づいて、全面にＣＶＤ法によってシリコン酸化膜５を形
成した（第２図（Ｃ）図示）。
（２）次に、前記シリコン酸化膜５をＲＩＥでエッチバ
ックし、ゲルト電極３の側壁にシリコン酸化膜５を残存
させた（第２図（Ｄ）図示）。つづいて、前記ゲート電
極３及び残存シリコン酸化膜５をマスクとしてボロンを
２．５ ｘ １×１０１５／ ｃｍ２をイオン注入し、
高濃度のボロン注入層６を形成する。
ックし、ゲルト電極３の側壁にシリコン酸化膜５を残存
させた（第２図（Ｄ）図示）。つづいて、前記ゲート電
極３及び残存シリコン酸化膜５をマスクとしてボロンを
２．５ ｘ １×１０１５／ ｃｍ２をイオン注入し、
高濃度のボロン注入層６を形成する。
（第２図（Ｅ）図示）。つづいて、９００℃の窒素雰囲
気でアニールした。この粘果、高濃度の拡散−層８ａ、
低濃度の拡散層７ａからなるソース領域８、高濃度の拡
散層６ｂ、低濃度の拡散層７ｂからなるドレイン領域９
が形成された（第２図（Ｆ）図示）。
気でアニールした。この粘果、高濃度の拡散−層８ａ、
低濃度の拡散層７ａからなるソース領域８、高濃度の拡
散層６ｂ、低濃度の拡散層７ｂからなるドレイン領域９
が形成された（第２図（Ｆ）図示）。
この後、図示しないが、層間絶縁膜、取出し電極等を形
成してＭＯＳＦＥＴを製造した。
成してＭＯＳＦＥＴを製造した。
［発明が解決しようとする課題〕
ところで、従来技術によれば、高濃度の不純物層を十分
に活性化し金属配線層と拡散層のコンタクト抵抗や拡散
層の層抵抗を十分に小さくするには、熱アニールの温度
を９００℃以上に必要である。
に活性化し金属配線層と拡散層のコンタクト抵抗や拡散
層の層抵抗を十分に小さくするには、熱アニールの温度
を９００℃以上に必要である。
このため、低濃度層を形成するためボロンの注入量を２
ｘ １×１０１５ ／ ｃｍ２程度とすれば、低濃度
層の接合深さを大幅に浅くすることは困難である。
ｘ １×１０１５ ／ ｃｍ２程度とすれば、低濃度
層の接合深さを大幅に浅くすることは困難である。
一方、低濃度層の注入層を２ ｘ １０１２／ ｃｍ２
程度とすれば、９００℃の熱工程を経てもかなり浅い接
合を形成することができるが、この場合は低濃度層の層
抵抗が著しく大きくなり、素子の駆動能力が大幅に低下
する。
程度とすれば、９００℃の熱工程を経てもかなり浅い接
合を形成することができるが、この場合は低濃度層の層
抵抗が著しく大きくなり、素子の駆動能力が大幅に低下
する。
本発明は上記事情に鑑みてなされたもので、層抵抗が小
さく、接合深さが浅い低濃度層を有する半導体装置の製
造方法を提供することを目的とする。
さく、接合深さが浅い低濃度層を有する半導体装置の製
造方法を提供することを目的とする。
［課題を解決するための手段］
本発明は、半導体基板上にゲート絶縁膜を介してゲート
電極を形成する工程と、このゲート電極の側壁にマスク
材を形成する工程と、前記ゲート電極及びマスク材を用
いて前記半導体基板に１×１×１０１５／ｃｍ２以上の
ボロンをイオン注入して高濃度注入層を形成する工程と
、前記マスク材を除去する工程と、９００℃以上の温度
で熱処理して前記高濃度注入層を十分に活性化し高濃度
不純物層を形成する工程と、前記ゲート電極をマスクと
して前記半導体基板に５ Ｘ １×１０１５／ ｃｓ２
以下のボロンをイオン注入して低濃度注入層を形成する
工程と、８５０℃の以下の温度で熱処理して前記低濃度
注入層をｌ天性化し低濃度不純物層を形成する下程とを
具備することを特徴とする半導体装置の製造方法である
。
電極を形成する工程と、このゲート電極の側壁にマスク
材を形成する工程と、前記ゲート電極及びマスク材を用
いて前記半導体基板に１×１×１０１５／ｃｍ２以上の
ボロンをイオン注入して高濃度注入層を形成する工程と
、前記マスク材を除去する工程と、９００℃以上の温度
で熱処理して前記高濃度注入層を十分に活性化し高濃度
不純物層を形成する工程と、前記ゲート電極をマスクと
して前記半導体基板に５ Ｘ １×１０１５／ ｃｓ２
以下のボロンをイオン注入して低濃度注入層を形成する
工程と、８５０℃の以下の温度で熱処理して前記低濃度
注入層をｌ天性化し低濃度不純物層を形成する下程とを
具備することを特徴とする半導体装置の製造方法である
。
本発明において、高濃度注入層の形成のためにボロンの
注入量を１ ｘ ｔｏ”／ ｃｍ２以上とするのは、こ
の値未満の注入量では熱処理（アニール）時に高濃度注
入層が十分活性化しないためである。
注入量を１ ｘ ｔｏ”／ ｃｍ２以上とするのは、こ
の値未満の注入量では熱処理（アニール）時に高濃度注
入層が十分活性化しないためである。
［作用］
本発明においては、ソース・ドレイン領域を構成する低
濃度拡散層は２ Ｘ １０１／ ｃｓ２程度と比較的注
入量が多いボロンを注入するにかかわらず、低温のアニ
ールにより形成し、かつ高濃度拡散層は高温度でボロン
層をアニール処理するため、十分に活性化される。従っ
て、低いコンタクト抵抗や層抵抗を得ることができ、寄
生抵抗が小さく、バンチスルー耐性の高いＭＯＳＦＥＴ
を得ることかできる。
濃度拡散層は２ Ｘ １０１／ ｃｓ２程度と比較的注
入量が多いボロンを注入するにかかわらず、低温のアニ
ールにより形成し、かつ高濃度拡散層は高温度でボロン
層をアニール処理するため、十分に活性化される。従っ
て、低いコンタクト抵抗や層抵抗を得ることができ、寄
生抵抗が小さく、バンチスルー耐性の高いＭＯＳＦＥＴ
を得ることかできる。
Ｅ大施例］
以下、本発明の一実施例に係るＬＤＤ構造のｐチャネル
ＭＯ９ＦＥＴの製造方法について工程順に説明する。
ＭＯ９ＦＥＴの製造方法について工程順に説明する。
（１〉まず、ｎ型半導体基板１１上にゲート絶縁膜１２
を形成し、この上にｎ型高濃度多鉱晶シリコンによるゲ
ート電極１３を選択的に形成した（第１図（Ａ）図示）
。次に、ＣＶＤ法により全体にＰＳＣ；１１１４を形成
した（第１図（Ｂ）図示）。つづいて、前記ＰＳＣ膜１
４をエツチングしてゲート電極Ｉ３の側壁にマスク材と
してのＰＳＧ膜１４ａを残存させた（第１図（Ｃ）図示
）。次いで、前記ゲート電極１３及び残イＺＰＳＧ膜１
４ａをマスクとしてボロンを２．５ Ｘ １０１５／
ｃｍ２程度前記基板１１にイオン注入し、高濃度のボロ
ン層１５を形成した（第１図ＣＤ）図示）。
を形成し、この上にｎ型高濃度多鉱晶シリコンによるゲ
ート電極１３を選択的に形成した（第１図（Ａ）図示）
。次に、ＣＶＤ法により全体にＰＳＣ；１１１４を形成
した（第１図（Ｂ）図示）。つづいて、前記ＰＳＣ膜１
４をエツチングしてゲート電極Ｉ３の側壁にマスク材と
してのＰＳＧ膜１４ａを残存させた（第１図（Ｃ）図示
）。次いで、前記ゲート電極１３及び残イＺＰＳＧ膜１
４ａをマスクとしてボロンを２．５ Ｘ １０１５／
ｃｍ２程度前記基板１１にイオン注入し、高濃度のボロ
ン層１５を形成した（第１図ＣＤ）図示）。
（２）次に、残存ＰＳＧ膜１４ａを８０℃程度のアンモ
ニア水と過酸化水素水の混合液を用いて選択的に除去し
た（第１図（Ｅ）図示）。この際、ゲート酸化膜１２や
ゲート電極１３のエツチング量は極小さい。つづいて、
９００℃以上の温度でアニールを施し、高濃度の拡散層
１６ａ 、 １６ｂを形成した。このアニールにより、
基板に高濃度に注入されたボロンは略完全に活性化した
。次いで、前記ゲート電極１３をマスクとしてボロンを
２ ｘ １０′３／ ｃｍ２をイオン注入し、低濃度の
ボロン層１７を形成した（第１図（Ｆ）図示）。この後
、７５０〜８５０℃程度の温度でアニールを行い、低濃
度の拡散層１８ａ。
ニア水と過酸化水素水の混合液を用いて選択的に除去し
た（第１図（Ｅ）図示）。この際、ゲート酸化膜１２や
ゲート電極１３のエツチング量は極小さい。つづいて、
９００℃以上の温度でアニールを施し、高濃度の拡散層
１６ａ 、 １６ｂを形成した。このアニールにより、
基板に高濃度に注入されたボロンは略完全に活性化した
。次いで、前記ゲート電極１３をマスクとしてボロンを
２ ｘ １０′３／ ｃｍ２をイオン注入し、低濃度の
ボロン層１７を形成した（第１図（Ｆ）図示）。この後
、７５０〜８５０℃程度の温度でアニールを行い、低濃
度の拡散層１８ａ。
１８ｂを形成した。ここで、高濃度拡散層１６ａ、低濃
度拡散層１８ａからなるｐ型のソース領域１９が構成さ
れ、高濃度拡散層１６ｂ 低濃度拡散層＋８ｂからな
るｐ型のドレイン領域２０が構成され、ＬＬＤ構造のｐ
チャネルＭＯＳＦＥＴを製造した（第１図（Ｈ）図示）
。
度拡散層１８ａからなるｐ型のソース領域１９が構成さ
れ、高濃度拡散層１６ｂ 低濃度拡散層＋８ｂからな
るｐ型のドレイン領域２０が構成され、ＬＬＤ構造のｐ
チャネルＭＯＳＦＥＴを製造した（第１図（Ｈ）図示）
。
しかして、上記実施例によれば、ソース・ドレイン領域
を構成する低濃度拡散層１８ａ 、 Ｎｌｂは２ＸＩＯ
”／ｃｍ’程度と比較的注入量が多いボロンを注入する
にかかわらず、低温のアニールにより形成し、かつ高濃
度拡散層１６ａ 、 １８ｂは高温度でボロン層をアニ
ール処理するため、十分に活性化される。従って、低い
コンタクト抵抗や低い層抵抗を得ることができ、寄生抵
抗が小さく、バンチスルー耐性の高いＭＯＳＦＥＴを得
ることができる。
を構成する低濃度拡散層１８ａ 、 Ｎｌｂは２ＸＩＯ
”／ｃｍ’程度と比較的注入量が多いボロンを注入する
にかかわらず、低温のアニールにより形成し、かつ高濃
度拡散層１６ａ 、 １８ｂは高温度でボロン層をアニ
ール処理するため、十分に活性化される。従って、低い
コンタクト抵抗や低い層抵抗を得ることができ、寄生抵
抗が小さく、バンチスルー耐性の高いＭＯＳＦＥＴを得
ることができる。
なお、上記実施例では、マスク材としてＰＳＧ膜を用い
た場合について延べたが、これに限らす、ＢＰＳＧ （
ホウ素−リンケイ酸ガラス）膜、ＢＡｓＳＧ膜等でもよ
い。
た場合について延べたが、これに限らす、ＢＰＳＧ （
ホウ素−リンケイ酸ガラス）膜、ＢＡｓＳＧ膜等でもよ
い。
また、上記実施例では、残存ＰＳＧ膜を除去した後熱処
理して高濃度の拡散層を形成した場合について述べたが
、これに限らず、熱処理して高濃度の拡散層を形成した
後、残存ＰＳＧ膜を除去してもよい。
理して高濃度の拡散層を形成した場合について述べたが
、これに限らず、熱処理して高濃度の拡散層を形成した
後、残存ＰＳＧ膜を除去してもよい。
［発明の効果〕
以上詳述した如く本発明によれば、層抵抗が小さく、接
合深さか浅い低濃度層をＨするＬＤＤ構逍のｐチャネル
ＭＯＳＦＥＴ等の半導体装置及びその製造方法を製造で
きる。
合深さか浅い低濃度層をＨするＬＤＤ構逍のｐチャネル
ＭＯＳＦＥＴ等の半導体装置及びその製造方法を製造で
きる。
【図面の簡単な説明】
第１図（Ａ）〜（Ｈ）は本発明の一実施例に係るＬＤＤ
構造のｐチャネルＭＯＳＦＥＴの製造方法を工程順に示
す断面図、第２図（Ａ）〜（Ｆ）は従来のＬＤＤ構造の
ｐチャネルＭＯＳＦＥＴの製造方法を工程順に示す断面
図でる。 １！・・・半導体基板、１２・・・ゲート酸化膜、＋３
・・・ゲート電極、＋４−Ｐ Ｓ Ｇ膜、１４ａ−・・
残存ｐｓｃ膜、１５゜１７・・・ボロン層、１８ａ 、
１６ｂ・・・高濃度不純物層、１８ａ 、 １８ｂ・
・・低濃度不純物層、１９・・・ソース領域、２０・・
・ドレイン領域。
構造のｐチャネルＭＯＳＦＥＴの製造方法を工程順に示
す断面図、第２図（Ａ）〜（Ｆ）は従来のＬＤＤ構造の
ｐチャネルＭＯＳＦＥＴの製造方法を工程順に示す断面
図でる。 １！・・・半導体基板、１２・・・ゲート酸化膜、＋３
・・・ゲート電極、＋４−Ｐ Ｓ Ｇ膜、１４ａ−・・
残存ｐｓｃ膜、１５゜１７・・・ボロン層、１８ａ 、
１６ｂ・・・高濃度不純物層、１８ａ 、 １８ｂ・
・・低濃度不純物層、１９・・・ソース領域、２０・・
・ドレイン領域。
Claims (1)
- 半導体基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、このゲート電極の側壁にマスク材を形成
する工程と、前記ゲート電極及びマスク材を用いて前記
半導体基板に１×１０＾１＾５／ｃｍ＾２以上のボロン
をイオン注入して高濃度注入層を形成する工程と、前記
マスク材を除去する工程と、９００℃以上の温度で熱処
理して前記高濃度注入層を十分に活性化し高濃度不純物
層を形成する工程と、前記ゲート電極をマスクとして前
記半導体基板に５×１０＾１＾３／ｃｍ＾２以下のボロ
ンをイオン注入して低濃度注入層を形成する工程と、８
５０℃の以下の温度で熱処理して前記低濃度注入層を活
性化し低濃度不純物層を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6807690A JPH03270137A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6807690A JPH03270137A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270137A true JPH03270137A (ja) | 1991-12-02 |
Family
ID=13363319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6807690A Pending JPH03270137A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340617B1 (en) | 1998-11-30 | 2002-01-22 | Fujitsu Limited | Manufacture of semiconductor device |
-
1990
- 1990-03-20 JP JP6807690A patent/JPH03270137A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340617B1 (en) | 1998-11-30 | 2002-01-22 | Fujitsu Limited | Manufacture of semiconductor device |
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