JPH0327131B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル伝送路中においてリアルタ
イムの中継を行なう中継器の内部回路に用いら
れ、受信データの数に対して送信データの数を一
致させる送信制御回路に関する。

（従来の技術） デジタル伝送路ではその伝送距離が長くなる
と、伝送路での損失が大きくなり、これに伴なつ
て伝送路中を伝送されるデータを構成する信号の
レベルの減衰が大きくなる。デジタル伝送路中の
データは、２値化されたレベルの組み合わせでそ
の内容が表現されたものであるので、そのレベル
の減衰が大きくなれば、受信側の回路でレベルの
判別をする際に、その判別ができなくなる。

このため、伝送路の途中に、特に伝送距離が長
い伝送路には、減衰された信号のレベルを元のレ
ベルのものに増幅修正する中継器が必要となる。

この場合、伝送路によつては、信号のレベルが
減衰するだけでなく、伝送路内での容量成分や誘
導成分により信号に位相歪が生じる場合がある。
したがつて、単に信号のレベルを増幅修正するだ
けでは、その位相歪を修正することができない
が、この位相歪が修正されないと、例えば伝送路
の最終受信端部ではその位相歪が蓄積されてしま
い、該受信端部では正常にデータを受信すること
ができなくなる。

このような問題を解決するために、一般には信
号を一旦復調することによりデータをそのレベル
や位相歪の修正が行ない易い形にし、そしてその
修正の後で再度、データを変調して伝送路中に送
出するような中継器が利用されている。

ところで、常時一定長のフレームを中継する中
継器においては特に問題とならないが、可変長の
パケツト構成のフレーム形式を採用しているシス
テム、例えばローカル・エリア・ネツトワーク
（LAN）に使用される中継器においては、中継器
に入力する受信データの１フレームに含まれるビ
ツト数と、この中継聞から出力される送信データ
の１フレームに含まれるビツト数とが中継を行う
都度、一致しなければならない。具体的には、受
信データを復調する際に受信データの１フレーム
に含まれるビツト数を正確にカウントし、そのカ
ウント値と同じビツト数のデータを変調して送信
しなければならない。この場合、変調方式に、マ
ンチエスターコードのようなクロツク再生が可能
な方式が採用されているときは、受信データから
受信クロツクが得られるから、該受信データの復
調時に受信クロツクの数を数え、送信の際に中継
器固有のクロツクに基づき受信クロツクのカウン
ト数と同じビツト数分のデータを変調し送信すれ
ばよい。

このため、従来、可変長のパケツト構造のデー
タを伝送するシステムに関しては、第３図のブロ
ツク図に示すような中継器が考えられている。即
ち、受信データは復調器０１で復調され、フアー
ストイン・フアーストアウト回路（以下、FIFO
回路という）０２でバツフアリングされたのち、
変調器０３で再度変調されて再送信されるが、受
信データの復調時にはその受信クロツクがアツ
プ／ダウンカウンタ０４のアツプカウント端子に
入力してその数がカウントされ、送信時には送信
クロツクが前記アツプ／ダウンカウンタ０４のダ
ウンカウント端子に入力し、アツプ／ダウンカウ
ンタ０４のカウント数が「０」になるまでFIFO
回路０２内のデータの読み出しが続行され、カウ
ント数が「０」になるとFIFO回路０２と変調器
０３との間で送信ゲート０５が閉じるようになつ
ている。第３図中、０６は送信クロツクを発生す
る発振器、０７はアツプ１ダウンカウンタ０４の
カウント出力をゲート開閉信号に変換するバイナ
リデコーダである。

しかしながら、このような中継器では、１フレ
ームが数万ビツトであるような長いデータを中継
する場合、その１フレーム分のビツト数をカウン
トしうるカウンタと、１フレーム分のデータをバ
ツフアリングしうるFIFO回路とを必要とするば
かりでなく、１フレーム分のデータをバツフアリ
ングするために少なくともその１フレーム長に相
当する長さの遅延時間が生じてしまう。

この点に関し、CSMA／CD方式のLAN等のよ
うに、そのシステム全体の伝送遅延時間に制約が
ある場合には、リアルタイムでの中継が要求され
るのであつて、このシステムに使用する中継器
は、数万ビツトに及び長いフレームも数ビツト程
度の僅かの遅延時間で中継しなければならない。
つまり受信データを導入しながら同時に送信デー
タを出力しなければならない。そのため、このよ
うな中継が要求されるシステムには、前記第３図
の従来の中継器では、中継のための伝送遅延時間
が大きすぎて採用しがたい。

本発明は、このような事情に鑑みてなされたも
のであつて、カウント数の大きなカウンタや、バ
ツフアリングデータ数の多いFIFO回路を用いる
ことなく、簡単な回路構成のものでもつて、中継
遅延時間をなくしてリアルタイムでの中継を可能
にすることを目的とする。

（問題点を解決するための手段） 本発明は、このような目的を達成するために、
受信データの入力開始に応答して受信クロツクの
カウントを開始する受信カウンタ５１と、一定周
波数の送クロツクを発生する発振器４０と、この
発振器４０からの送信クロツクをカウントする送
信カウンタ５２と、受信カウンタ５１および送信
カウンタ５２の両カウント出力を比較し両者が一
致した場合に一致を示す判定信号を出力するコン
パレータ５３と、該コンパレータ５３からの判定
信号に応答してデータバツフア用フアーストイ
ン・フアーストアウト回路３０と変調器２０との
間の伝送路を閉じる送信ゲート５４と、受信デー
タの入力開始から所定時間遅延後に送信クロツク
の通過を許容し、コンパレータからの判定信号出
力に応じて送信クロツクの通過を遮断するゲート
手段５６とを備えて中継器用送信制御回路を構成
したものである。

（実施例） 以下、本発明を図面に示す実施例に基づいて詳
細に説明する。第１図は、この実施例のブロツク
図である。この実施例の中継器は、復調器１０
と、変調器２０と、データバツフア用のFIFO回
路３０と、発振器４０と、送信制御回路５０とを
備えて構成されている。前記復調器１０は伝送路
からの受信データを復調するとともに、受信クロ
ツクck1を発生する。また、変調器２０は、
FIFO回路３０からの出力を変調し、発振器４０
からの送信クロツクck2に基づいて伝送路に送信
する。受信クロツクck1と送信クロツクck2とは
互いに非同期であり、この実施例の中継器は、こ
のようなクロツクck1、ck2で受信データを再送
信するデジタル中継器であり、またFIFO回路３
０は、データの書き込みを受信クロツクck1で行
ない、データの読み出しを送信クロツクck2で行
なつて、前記両クロツクck1、ck2のクロツク差
を吸収するバツフアとしての機能を有している。

一方、発振器４０は、一定周波数の送信クロツ
クck2を発生するものであり、また、送信制御回
路５０は、復調された受信データの１フレームに
含まれるビツト数に対して、変調されて送信され
る送信データの１フレームに含まれるビツト数を
一致させるための回路であつて、受信データの入
力開始に応答して受信クロツクck1のカウントを
開始する受信カウンタ５１と、発振器４０からの
送信クロツクck2をカウントする送信カウンタ５
２と、受信カウンタ５１および送信カウンタ５２
の両カウント出力を比較し両者が一致した場合に
一致を示す判定信号を出力するコンパレータ５３
と、該コンパレータ５３からの判定信号に応答し
てデータバツフア用フアーストイン・フアースト
アウト回路３０と変調器２０との間の伝送路を閉
じる送信ゲート５４と、受信データの入力開始か
ら所定時間遅延後に送信クロツクの通過を許容
し、コンパレータからの判定信号出力に応じて送
信クロツクの通過を遮断するゲート手段５７とを
備える。そして、上記の受信カウンタ５１と送信
カウンタ５２とは、いずれも所定ビツト数Ｔ（本
例では４ビツト）をカウントした後、初期値に戻
るｎ進カウンタ（本例では４進カウンタ）で構成
される。また、コンパレータ５３はバイナリコン
パレータであり、さらに、ゲート手段５７は、両
カウンタ５１，５２のカウント開始時において両
カウント値が最初に一致しないように受信クロツ
クck1を所定時間（t₀）遅延する遅延回路５５と、
この遅延回路５５からの出力パルスに応答して送
信クロツクck2に対するゲートを開くとともに、
コンパレータ５３からの判定信号出力に応答して
送信クロツクck2に対するゲートを閉じるゲート
回路５６とからなる。

ここで使用する両カウンタ５１，５２およびコ
ンパレータ５３は、必ずしもこの中継器で中継す
べき１フレーム長に相当するデータの全ビツト数
をカウントあるいは比較できるものである必要は
なく、少なくとも以下の(1)式または(2)式の条件を
満たすビツト数Ｔを処理できるものであればよ
い。

Ｔ≧２・ｎ・（ΔT₁＋ΔT₂）／T₀ (1) ここに、ｎは伝送すべき１フレーム長のデータ
に含まれるビツト数、T₀はデータ伝送速度の規
格値によつて一義的に決まる変調クロツクの基準
周期、ΔT₁は上記の基準周期T₀と実際の受信ク
ロツクckの周期T₁との最大偏差、（＝｜T₁−T₀
｜）、ΔT₂は上記の基準周期T₀と実際の送信クロ
ツクck2の周期T₂との最大偏差（＝｜T₂−T₀｜）
である。

また、通信速度の最大許容偏差ΔTが予め規格
値として決定されている場合には、ΔT＝ΔT₁＝
ΔT₂となるから、(1)式は次のように表せる。

Ｔ≧２・ｎ・（ΔT×２）／T₀ (2) 上記の(1)式は次のようにして導かれる。

いま、マンチエスタ・コードで変調された１フ
レームがｎビツトで構成されるデータを伝送する
ものとする。

このデータが復調器１０で復調された場合に得
られる受信クロツクck1の総数は、上記のビツト
数と同じでｎ個となる。また、受信クロツクck1
の１周期分の時間をT₁とすると、１フレーム長
のデータを受信するのに要する時間t₁は、 t₁＝ｎ・T₁ (3) また、発振器４０の実際の送信クロツクck2の
１周期分の時間をT₂とすると、上記と同じ１フ
レーム長がｎビツトからなるデータを送信するの
に要する時間t₂は、 t₁＝ｎ・T₂ (4) 一方、規格値として上記のデータの伝送速度が
f₀（ビツト／秒）として予め決められている場合、
その変調クロツクの１周期（基準周期）T₀は、
次式で与えられる。

T₀＝１／f₀ (5) ここで、実際の受信クロツクck1の周期T₁と基
準周期T₀との偏差をΔT₁とすると、 ΔT₁＝｜T₁−T₀｜ (6) 同様に、実際の送信クロツクck₂の周期T₂と基
準周期T₀との偏差をΔT₂とすると、 ΔT₂＝｜T₂−T₀｜ (7) ここで、受信クロツクck1と送信クロツクck2
の１周期分の偏差が最大となるのは、T₁＞T₀＞
T₂の場合か、あるいは、T₂＞T₀＞T₁の場合であ
る。

前者のT₁＞T₀＞T₂の場合の両クロツクck1、
ck2の１周期分の最大偏差をΔTaとすると、 ΔTa＝T₁−T₂ ＝（T₀＋ΔT₁）−（T₀−ΔT₂） ＝ΔT₁＋ΔT₂ となるから、１フレーム長のデータ（全ビツト数
ｎ）を送受信する際の最大偏差Δtaは、 Δta＝ｎ・ΔTa ＝ｎ・（ΔT₁＋ΔT₂） (8) 同様に、後者のT₂＞T₀＞T₁の場合の両クロツ
クck1、ck2の１周期分の最大偏差をΔTbとする
と、 ΔTb＝T₂−T₁ ＝（T₀＋ΔT₂）−（T₀−ΔT₁） ＝ΔT₂＋ΔT₁ となるから、１フレーム長のデータ（全ビツト数
ｎ）を送受信する際の最大偏差Δtbは、 Δtb＝ｎ・ΔTb ＝ｎ・（ΔT₂＋ΔT₁） (9) ところで、(8)式はT₁＞T₂の場合、すなわち、
受信クロツクck1の周波数よりも送信クロツク
ck2の周波数の方が高い場合に成立するから、同
じ１フレーム長（ｎビツト）のデータを受信する
ときと送信するときとでは、送信時間の方が受信
時間よりもTa時間だけ短くて済むことになる。
したがつて、受信と同時に送信を開始した場合に
は受信継続中に送信が完了してしまうという不都
合が発生する。したがつて、この場合には、受信
を開始してからΔTa時間の経過後に送信を開始
すれば、受信完了と同時に送信も完了する。ま
た、(9)式はT₂＞T₁の場合、すなわち、送信クロ
ツクck2の周波数よりも受信クロツクck1の周波
数の方が高い場合に成立するから、同じ１フレー
ム長（ｎビツト）のデータを受信するときと送信
するときとでは、受信時間の方が送信時間よりも
Tb時間だけ短くて済むことになる。したがつて、
この場合は受信と同時に送信を開始しても受信完
了後、ΔTb時間だけ経過してから送信が完了す
る。

前述したように、受信クロツクck1と送信クロ
ツクck2とは互いに非同期であり、また、発振器
４０の製造上のばらつきや、伝送特性等の各種の
要因により、この中継器を組み立てた場合には、
T₁＞T₂となることもあれば、逆にT₂＞T₁となる
こともある。具体的には、(8)式の条件に設定して
いても(9)式の条件となることが起こり得る。した
がつて、いずれの事態が生じても、受信データと
送信データのビツト数が一致するようにするに
は、時間的余裕度として、(8)式と(9)式の和の時間
が最低限必要となる。すなわち、余裕時間をΔt
とすると、 Δt≧Δta＋Δtb≧２・ｎ・（ΔT₁＋ΔT₂） (10) 前記のように、データの伝送速度の規格値はf₀
（ビツト／秒）であるから、(10)式で与えられるΔt
の間に送られるデータのビツト数Ｔは、 Ｔ＝Δt・f₀ （11） よつて、(10)式に(5)式と（11）式を代入すれば、 Ｔ≧２・ｎ・（ΔT₁＋ΔT₂）／T₀ となり、(1)式が得られる。

次に上記構成の動作を第２図のタイムチヤート
に基づいて説明する。復調器１０に受信データが
入力すると、該受信データは復調されてFAFO回
路３０に入力し、このFIFO回路３０にラツチさ
れる。復調器１０への受信データの入力と同時
に、復調器１０は受信クロツクck1を発生する
が、この受信クロツクck1は、予めクリアされて
いる受信カウンタ５１のアツプカウント端子に入
力し、これによつて受信カウンタ５１は第２図Ａ
に示すように受信クロツクck1のカウントを開始
する。また、この受信クロツクck1は、遅延回路
５５に加えられるので、この遅延回路５５は受信
クロツクck1入力を所定時間（第２図のt₀時間）
遅延し、このクロツクck1入力をゲート回路５６
に対してゲートパルスとして与える。ゲート回路
５６は、この最初のゲートパルスによつてゲート
を開くので、送信クロツクck2がFIFO回路３０
と送信カウンタ５２とにそれぞれ送出される。こ
の送信クロツクck2によつてFIFO回路３０にラ
ツチされているデータが読み出されて変調器２０
に入力し、送信が開始されるが、この送信の開始
と同時に、送信カウンタ５２は第２図Ｂに示すよ
うに送信クロツクck2のカウントを開始する。

このように、受信カウンタ５１のカウント動作
開始後、所定時間t₀経過後に送信カウンタ５２が
開始するので、送信カウンタ５２がカウント動作
を開始した時点における両カウンタ５１，５２の
カウント値は一致しない。これによつて、受信デ
ータの入力開始当初から送信ゲート５４が閉じら
れてしまうといつた不都合が回避される。この実
施例では、受信カウンタ５１のカウント数が
「３」であるとき、送信カウンタ５２のカウント
数が「１」から始まるようになつている。

受信カウンタ５１のカウント動作と送信カウン
タ５２のカウント動作とが並行して行なわれてい
るときは、常に両カウント数は互いに異なつてお
り、一致することがない。

この場合、受信クロツクck1と送信クロツク
ck2とのタイミング誤差が大きければ、送信カウ
ンタ５２のカウント数が受信カウンタ５１のカウ
ント数を追い越したり、あるいは受信カウンタ５
１のカウントが送信カウンタ５２のカウントより
１周回分速く進んだりして、両カウンタ５１，５
２のカウント動作中に不測にカウント数が一致す
ることが考えられるが、この中継器を使用するシ
ステム全体の発振器が同程度の精度のものであれ
ば、数万ビツトのフレームを中継するときにも、
そのタイミング誤差を数ビツト以内に収めること
ができ、カウント動作中に両カウンタ５１，５２
のカウント数が一致する不測の事態を避けること
ができる。

次に受信データが終了すると、受信カウンタ５
１はカウント動作を停止する。この時点の受信カ
ウンタ５１のカウント値は、受信データの１フレ
ーム長を構成するビツト数に対応する受信クロツ
クck1の数を受信カウンタ５１のｎ進数（本例で
は４）で除したときの余りの数（本例では２）と
なる。受信カウンタ５１がカウント動作を停止し
た時点では、両カウンタ５１，５２のカウント値
は不一致であるから、コンパレータ５３からは判
定信号が出力されず、したがつて、ゲート回路５
６は開いたままであり、送信カウンタ５２はカウ
ント動作を続行する。そして、送信カウンタ５２
のカウント数が前記した受信カウンタ５１の最終
カウント数に一致すると、コンパレータ５３の出
力信号がアクテイブとなり、この一致を示す出力
信号により送信ゲート５４が閉じられ、送信デー
タの送出が停止する。これと同時に、コンパレー
タ５３の出力はゲート回路５６にも加えられるの
で、ゲート回路５６が閉じて送信クロツクck2の
供給が遮断され、送信カウンタ５２の動作が停止
する。これによつて、送信データの数が受信デー
タの数に一致することになる。

（効果） 以上のように、本発明によれば、受信データが
入力している間に、並行して送信カウンタで送信
データの数をカウントして送信データの１フレー
ムに含まれるビツト数をカウントして送信データ
の１フレームに含まれるビツト数をこの数に一致
させるから、本発明の送信制御回路を用いた中継
器では、可変長のパケツト構造のフレームをであ
つても、これを正確、かつリアルタイムで中継す
ることができる。

しかも、本発明の送信制御回路を用いた中継器
では、数ビツト程度をカウントしうるカウンタ
や、数ビツト程度のデータをバツフアリングしう
るFIFO回路を用いればよく、従来の中継器のよ
うにカウント数の大きなカウンタやバツフアリン
グデータ数の多いFIFO回路を用いる必要がなく、
中継器全体の回路構成を簡略化しうる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図はその動作を示すタイムチヤート、第３図は従
来の中継器のブロツク図である。 １０……復調器、２０……変調器、３０……
FIFO回路、５０……送信制御回路、５１……受
信カウンタ、５２……送信カウンタ、５３……コ
ンパレータ、５４……送信ゲート、５７……ゲー
ト手段。

Claims (1)

1. 【特許請求の範囲】 １ リアルタイムでデジタルデータの中継を行う
   中継器において復調器に入力する受信データの１
   フレームに含まれるビツト数に対して、該受信デ
   ータの入力中に変調器で変調されて送信される送
   信データの１フレームに含まれるビツト数が一致
   するように送信を制御する回路であつて、 受信データの入力開始に応答して受信クロツク
   のカウントを開始する受信カウンタと、 一定周波数の送信クロツクを発生する発振器
   と、 この発振器からの送信クロツクをカウントする
   送信カウンタと、 前記受信カウンタおよび送信カウンタの両カウ
   ント出力を比較し両者が一致した場合に一致を示
   す判定信号を出力するコンパレータと、 該コンパレータからの判定信号に応答してデー
   タバツフア用フアーストイン・フアーストアウト
   回路と変調器との間の伝送路を閉じる送信ゲート
   と、 前記受信データの入力開始から所定時間遅延後
   に送信クロツクの通過を許容し、コンパレータか
   らの判定信号出力に応じて送信クロツクの通過を
   遮断するゲート手段と、 を備えた中継器用送信制御回路。