JPH0327570A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0327570A JPH0327570A JP33665189A JP33665189A JPH0327570A JP H0327570 A JPH0327570 A JP H0327570A JP 33665189 A JP33665189 A JP 33665189A JP 33665189 A JP33665189 A JP 33665189A JP H0327570 A JPH0327570 A JP H0327570A
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- JP
- Japan
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- semiconductor layer
- layer
- electrode
- gate
- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はｆ−｝ターンオフサイリスク（ ＧＴＯと称す
）を構成する半導体装置に関する。
）を構成する半導体装置に関する。
周知の通，９ ＧＴＯとは，ゲート・カソード間を順バ
イアスさせることによりオン状態に移行し，逆バイアス
をかけることにようオフ状態に移行するサイリスタであ
る。第１図に従来のＧＴＯの構造を示す。このＧＴＯは
％Ｐ型のアノードエミツタＰ１，Ｎ型のアノードペース
Ｎ１，Ｐ型のカソードペースＰ２，及びＮ型のカソード
エミッタＮ２からなり、アノードエミッタにアノード電
極Ａ１カソードエミッタにカソード電極Ｋが具備され、
カソードベースに，カソードエミッタを取ｂ囲むように
ゲート電極Ｇが設けられている。
イアスさせることによりオン状態に移行し，逆バイアス
をかけることにようオフ状態に移行するサイリスタであ
る。第１図に従来のＧＴＯの構造を示す。このＧＴＯは
％Ｐ型のアノードエミツタＰ１，Ｎ型のアノードペース
Ｎ１，Ｐ型のカソードペースＰ２，及びＮ型のカソード
エミッタＮ２からなり、アノードエミッタにアノード電
極Ａ１カソードエミッタにカソード電極Ｋが具備され、
カソードベースに，カソードエミッタを取ｂ囲むように
ゲート電極Ｇが設けられている。
第２図に従来の増幅ゲート構造のＧＴＯを示す。
これは上記構造に加えてＮ型の補助カソードエミッタＮ
Ｓを有し，その上に増幅作用をするように電極１が設け
られ、場合によってはその電極とグー−５一 ト電極Ｇ間にダイオード２が接続されている。
Ｓを有し，その上に増幅作用をするように電極１が設け
られ、場合によってはその電極とグー−５一 ト電極Ｇ間にダイオード２が接続されている。
第３図［ａ）に従来の縦型構或となったＭＯＳグート構
造のサイリスタを示す。図中１１は絶縁層，１２は金属
層である。第３図（ｂ）に従来の横型構成となったＭＯ
８ゲート構造のサイリスタを示す。
造のサイリスタを示す。図中１１は絶縁層，１２は金属
層である。第３図（ｂ）に従来の横型構成となったＭＯ
８ゲート構造のサイリスタを示す。
しかしながら従来のＧＴＯは，第１図に示すように良好
なターンオフ特性を得るために，ゲート電極がカソード
エミッタＮ２を取り囲むように形成されてかり、従って
大容量のＧＴＯでは最小ゲートトリガ電流はＩＡにもな
り、良好なターンオン特性を得るためにはＩＯＡ近くの
ゲート電流を供給する必要がある。この欠点を避けるた
めに第２図のような増幅ゲート構造が考案されているが
，それでも最小ｆ−｝トＩＪガ電流は数百ｍＡであう、
良好なターンオン特性を得るためには数Ａのゲート電流
を供給する必要がある。かつターンオフ時、Ｐ２とＮ３
接合間に印加される逆バイアスが小さ〈，可制御アノー
ド電流が低下する。一方第３図に示すＭＯＳゲート構造
のサイリスタは電圧駆動型であり，ターンオンに要する
電流はμＡのオーダで，上記値−６− よ多数桁低い値である。ただしこの構造ではケ゛−トタ
ーンオフは不可能である。
なターンオフ特性を得るために，ゲート電極がカソード
エミッタＮ２を取り囲むように形成されてかり、従って
大容量のＧＴＯでは最小ゲートトリガ電流はＩＡにもな
り、良好なターンオン特性を得るためにはＩＯＡ近くの
ゲート電流を供給する必要がある。この欠点を避けるた
めに第２図のような増幅ゲート構造が考案されているが
，それでも最小ｆ−｝トＩＪガ電流は数百ｍＡであう、
良好なターンオン特性を得るためには数Ａのゲート電流
を供給する必要がある。かつターンオフ時、Ｐ２とＮ３
接合間に印加される逆バイアスが小さ〈，可制御アノー
ド電流が低下する。一方第３図に示すＭＯＳゲート構造
のサイリスタは電圧駆動型であり，ターンオンに要する
電流はμＡのオーダで，上記値−６− よ多数桁低い値である。ただしこの構造ではケ゛−トタ
ーンオフは不可能である。
本発明は上記実情に鑑みてなされたもので，微小なゲー
ト電力で良好なターンオン，ターンオフ特性を有するＧ
ＴＯを提供しようとするものである。
ト電力で良好なターンオン，ターンオフ特性を有するＧ
ＴＯを提供しようとするものである。
本発明はオン用のケ”−｝ｉＭ．極とオフ用のゲート電
極を分離し、オンゲートをＭＯＳ ｒ − ｝構造の如
き電圧駆動型としかつこれに増幅ゲートを追加した構成
として，微小なゲート電力で良好なターンオン特性を得
，この構造にオフケ゛一トを併置してターンオフ特性を
得ることができるようにしたものである。
極を分離し、オンゲートをＭＯＳ ｒ − ｝構造の如
き電圧駆動型としかつこれに増幅ゲートを追加した構成
として，微小なゲート電力で良好なターンオン特性を得
，この構造にオフケ゛一トを併置してターンオフ特性を
得ることができるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第４
図ないし第７図は同実施例のもとになる構成の断面図を
示すが、これは従来例のものと対応させた場合の例であ
るから、対応個所には同一符号を用いる。第４図に示さ
れるものは、／ｔｉＰ，上に層Ｎ，を形或し，更にその
中に層Ｐ２を形成し、更にその中に層Ｎ２を形成する。
図ないし第７図は同実施例のもとになる構成の断面図を
示すが、これは従来例のものと対応させた場合の例であ
るから、対応個所には同一符号を用いる。第４図に示さ
れるものは、／ｔｉＰ，上に層Ｎ，を形或し，更にその
中に層Ｐ２を形成し、更にその中に層Ｎ２を形成する。
層Ｎ１，Ｐ２，Ｎ２に１たがるように酸化物等の絶縁物
１１を配し，その上にゲート電極１２を形成する。アノ
ード電極Ａは層Ｐ１上に、カソード電極Ｋは層Ｎ２上に
． ）ｌＡ− ｝電極Ｇ２は層Ｐ２上に形成する。そし
てカソードＫに対してアノードＡが正となるように電圧
を印加した状態で、層Ｐ２に対してゲートＧ１を順バイ
アス（正にバイアス）することによυ，層Ｐ２にチャン
ネルを形成してターンオンさせる。オン状態の時にカソ
ードに対してグートＧ２を負にバイアスすることにより
ターンオフさせるものである。
１１を配し，その上にゲート電極１２を形成する。アノ
ード電極Ａは層Ｐ１上に、カソード電極Ｋは層Ｎ２上に
． ）ｌＡ− ｝電極Ｇ２は層Ｐ２上に形成する。そし
てカソードＫに対してアノードＡが正となるように電圧
を印加した状態で、層Ｐ２に対してゲートＧ１を順バイ
アス（正にバイアス）することによυ，層Ｐ２にチャン
ネルを形成してターンオンさせる。オン状態の時にカソ
ードに対してグートＧ２を負にバイアスすることにより
ターンオフさせるものである。
第５図は第４図とほとんど同じ構造であるが、層Ｐ２か
らゲート電極Ｇ２を取り出す場所が異なシ，ＭＯＳゲー
トとカソード間から取り出している。
らゲート電極Ｇ２を取り出す場所が異なシ，ＭＯＳゲー
トとカソード間から取り出している。
第６図，第７図は第４図，第５図の縦型ＧＴＯを横型Ｇ
ＴＯに適用した例を示す。上記第５図ないし第７図にお
いても、各電極バイアスのかけ方，層Ｐ２にチャンネル
を形成する点は第４図の場合と全く同じである。
ＴＯに適用した例を示す。上記第５図ないし第７図にお
いても、各電極バイアスのかけ方，層Ｐ２にチャンネル
を形成する点は第４図の場合と全く同じである。
第８図は上記構成をもとにして増幅ケ゛一ト構造（補助
サイリスタ）を用いた本発明の一実施例を示す。この場
合パイロットの役目をする増幅グート部は，層Ｎ，に隣
接するＰ型層Ｐ，，この層Ｐ３に隣接するＮ型層Ｎ３、
層Ｎ，＋ Ｐ ３ｓ Ｎ３に１たがって形成された絶縁
層１１１を介して配置されたゲート電極１２，を有し、
グートＧ１の直下のＰ型層Ｐ３（Ｎ，はＮ型層）にチャ
ネルを発生させてターンオンの時、増幅ゲート部で主サ
イリスタのＭＯＳゲート部の電位つ１りａ点を層Ｐ２に
対して上昇させるのみでよいから，増幅ゲート部はラッ
チングしないつｌりオン状態を続けない。それゆえ第２
図に示したような従来の増幅デード付ＧＴＯに必要なダ
イオード２は必要としないし，従来のラッチング増幅ゲ
ートを介したターンオフ時の素子破壊もなーし，可制御
アノード電流値が低下することもない。
サイリスタ）を用いた本発明の一実施例を示す。この場
合パイロットの役目をする増幅グート部は，層Ｎ，に隣
接するＰ型層Ｐ，，この層Ｐ３に隣接するＮ型層Ｎ３、
層Ｎ，＋ Ｐ ３ｓ Ｎ３に１たがって形成された絶縁
層１１１を介して配置されたゲート電極１２，を有し、
グートＧ１の直下のＰ型層Ｐ３（Ｎ，はＮ型層）にチャ
ネルを発生させてターンオンの時、増幅ゲート部で主サ
イリスタのＭＯＳゲート部の電位つ１りａ点を層Ｐ２に
対して上昇させるのみでよいから，増幅ゲート部はラッ
チングしないつｌりオン状態を続けない。それゆえ第２
図に示したような従来の増幅デード付ＧＴＯに必要なダ
イオード２は必要としないし，従来のラッチング増幅ゲ
ートを介したターンオフ時の素子破壊もなーし，可制御
アノード電流値が低下することもない。
第９図は増幅ケ゛一ト部を光駆動型としたものである。
つまシ増幅ゲート部に光を当て，該増幅ゲート部をター
ンオンさせてａ点の電位を上げ、主サイリスタをターン
オンさせるものである。
ンオンさせてａ点の電位を上げ、主サイリスタをターン
オンさせるものである。
−９
第１０図は増幅ゲート部を，層Ｎ，， Ｐ３＃ Ｎ３よ
ｂなるトランジスタで置換し、主サイリスタ部をアノー
ドショート型としたものである。この第１０図のアノー
ドショート型の構成は、第１１図を除く第４図ないし第
９図の構或にすべて適用可能である。
ｂなるトランジスタで置換し、主サイリスタ部をアノー
ドショート型としたものである。この第１０図のアノー
ドショート型の構成は、第１１図を除く第４図ないし第
９図の構或にすべて適用可能である。
第１１図は層Ｎ，からグート電極Ｇ３をとり出し，ター
ンオフ時にアノードＡに対してゲートＧ３を正にバイア
スし，層Ｐ２，Ｎ３の接合部分のみならず、層Ｎ１，Ｐ
，の接合部にも逆ノクイアスを与えて、より早くターン
オフさせるようにしたものである。
ンオフ時にアノードＡに対してゲートＧ３を正にバイア
スし，層Ｐ２，Ｎ３の接合部分のみならず、層Ｎ１，Ｐ
，の接合部にも逆ノクイアスを与えて、より早くターン
オフさせるようにしたものである。
この第１１図の構造は，第１０図を除いた第４図ないし
第９図のすべてに適用可能である。
第９図のすべてに適用可能である。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば第９図ないし第１１図に釦いて，増幅ゲー
ト部への光照射の代りに，層Ｐ３に電気信号を与えてタ
ーンオンをさせてもよい。
ある。例えば第９図ないし第１１図に釦いて，増幅ゲー
ト部への光照射の代りに，層Ｐ３に電気信号を与えてタ
ーンオンをさせてもよい。
以上説明した如く本発明によれば、オンゲートパワーが
従来に比べて数桁も小さくて良好なタ一一１０一 ンオンが可能で、かつ１た良好なターンオフも可能とし
たＧＴＯが提供できるものである。
従来に比べて数桁も小さくて良好なタ一一１０一 ンオンが可能で、かつ１た良好なターンオフも可能とし
たＧＴＯが提供できるものである。
第１図ないし第３図は従来のＧＴＯの構成を示す断面図
，第４図なーし第７図は本発明の実施例のもとになるＧ
ＴＯの断面図，第８図ないし第１１図はそれぞれ本発明
の実施例を示す断面図である。 Ｐ ・・・第１の半導体層、Ｎ１・・・第２の半導体層
，Ｐ２１ ・・・第３の半導体層、Ｎ２・・・第４の半導体層，Ｐ
３・・・第５の半導体層，Ｎ３・・・第６の半導体層，
Ａ・・・第１の電極，Ｋ・・・第２の電極，Ｇ１・・・
第３の電極、Ｇ２・・・第４の電極，Ｇ６・・・第５の
電極， ７ １ ， １ ７１・・・絶縁層、ｌ ２
， １ ２，・・・電極層。
，第４図なーし第７図は本発明の実施例のもとになるＧ
ＴＯの断面図，第８図ないし第１１図はそれぞれ本発明
の実施例を示す断面図である。 Ｐ ・・・第１の半導体層、Ｎ１・・・第２の半導体層
，Ｐ２１ ・・・第３の半導体層、Ｎ２・・・第４の半導体層，Ｐ
３・・・第５の半導体層，Ｎ３・・・第６の半導体層，
Ａ・・・第１の電極，Ｋ・・・第２の電極，Ｇ１・・・
第３の電極、Ｇ２・・・第４の電極，Ｇ６・・・第５の
電極， ７ １ ， １ ７１・・・絶縁層、ｌ ２
， １ ２，・・・電極層。
Claims (6)
- （１）第１導電型を有する第１の半導体層と、該層に隣
接する第２の導電型を有する第２の半導体層と、該層に
隣接する第１導電型を有する第３の半導体層と、該層に
隣接する第２の導電型を有する第４の半導体層と、第１
の半導体層に接続された第１の電極と、第４の半導体層
に接続された第２の電極と、第２、第３、第４の半導体
層にまたがって形成された絶縁層を介して設けられたオ
ンゲートとしての第３の電極と、第３の半導体層に接続
され第４の半導体層には接続されないように設けられた
オフゲートとしての第４の電極とからなるＧＴＯ本体と
；前記第３の半導体層と隔てて前記第２の半導体層に隣
接して形成された第１の導電型の第５の半導体層と、こ
の第５の半導体層と隣接して形成された第２の導電型の
第６の半導体層を有し、この第６の半導体層に接続され
た電極が前記第３の電極と接続され、前記第２、第５、
第６の半導体層にまたがって形成された絶縁層を介して
設けられた第６の電極を有してなる増幅ゲート部を具備
したことを特徴とする半導体装置。 - （２）前記ＧＴＯ本体は、前記第２の半導体層が前記第
１の電極と一部接続され、前記第２、第５、第６の半導
体層がトランジスタとして動作する増幅ゲート部を具備
したことを特徴とする特許請求の範囲第１項に記載の半
導体装置。 - （３）前記ＧＴＯ本体は、前記第２の半導体層が第４の
半導体層と対向した位置で一部第１の電極と接続された
部分を具備したことを特徴とする特許請求の範囲第１項
に記載の半導体装置。 - （４）第１の導電型を有する第１の半導体層と、該層に
隣接する第２の導電型を有する第２の半導体層と、該層
に隣接する第１導電型を有する第３の半導体層と、該層
に隣接する第２の導電型を有する第４の半導体層と、第
１の半導体層に接続された第１の電極と、第４の半導体
層に接続された第２の電極と、第２、第３、第４の半導
体層にまたがって形成された絶縁層を介して設けられた
オンゲートとしての第３の電極と、第３の半導体層に接
続され第４の半導体層には接続されないように設けられ
た第１のオフゲートとしての第４の電極と、第２の半導
体層に接続された第２のオフゲートとしての第５の電極
とからなるＧＴＯ本体を具備したことを特徴とする半導
体装置。 - （５）前記ＧＴＯ本体は、前記第３の半導体層と隔てて
前記第２の半導体層に隣接して形成された第１の導電型
の第５の半導体層と、この第５の半導体層と隣接して形
成された第２の導電型の第６の半導体層を有し、この第
６の半導体層に接続された電極が前記第３の電極と接続
され、第１、第２、第５、第６の半導体層からなる半導
体部分が光信号或いは電気信号により駆動する増幅ゲー
ト部を具備したことを特徴とする特許請求の範囲第４項
に記載の半導体装置。 - （６）第１の導電型を有する第１の半導体層と、該層に
隣接する第２の導電型を有する第２の半導体層と、該層
に隣接する第１導電型を有する第３の半導体層と、該層
に隣接する第２の導電型を有する第４の半導体層と、第
１の半導体層に接続された第１の電極と、第４の半導体
層に接続された第２の電極と、第２、第３、第４の半導
体層にまたがって形成された絶縁層を介して設けられた
オンゲートとしての第３の電極と、第３の半導体層に接
続され第４の半導体層には接続されないように設けられ
た第１のオフゲートとしての第４の電極と、第２の半導
体層に接続された第２のオフゲートとしての第５の電極
とからなるＧＴＯ本体と；前記第３の半導体層と隔てて
前記第２の半導体層に隣接して形成された第１の導電型
の第５の半導体層と、この第５の半導体層と隣接して形
成された第２の導電型の第６の半導体層を有し、この第
６の半導体層に接続された電極が前記第３の電極と接続
され、前記第２、第５、第６の半導体層にまたがって形
成された絶縁層を介して設けられた第６の電極を有して
なる増幅ゲート部を具備したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336651A JPH0612817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336651A JPH0612817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086062A Division JPS59211271A (ja) | 1983-05-17 | 1983-05-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327570A true JPH0327570A (ja) | 1991-02-05 |
| JPH0612817B2 JPH0612817B2 (ja) | 1994-02-16 |
Family
ID=18301372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1336651A Expired - Lifetime JPH0612817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612817B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541635A (en) * | 1977-06-06 | 1979-01-08 | Ricoh Co Ltd | Developing device in dry type electrophotographic copier |
| JPS5683068A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
| JPS57194579A (en) * | 1981-05-08 | 1982-11-30 | Siemens Ag | Thyristor |
-
1989
- 1989-12-27 JP JP1336651A patent/JPH0612817B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541635A (en) * | 1977-06-06 | 1979-01-08 | Ricoh Co Ltd | Developing device in dry type electrophotographic copier |
| JPS5683068A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
| JPS57194579A (en) * | 1981-05-08 | 1982-11-30 | Siemens Ag | Thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612817B2 (ja) | 1994-02-16 |
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