JPH05226597A - 導通電力損失を最適化する大電流ｍｏｓトランジスタ集積ブリッジ構造 - Google Patents
導通電力損失を最適化する大電流ｍｏｓトランジスタ集積ブリッジ構造Info
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- JPH05226597A JPH05226597A JP4315024A JP31502492A JPH05226597A JP H05226597 A JPH05226597 A JP H05226597A JP 4315024 A JP4315024 A JP 4315024A JP 31502492 A JP31502492 A JP 31502492A JP H05226597 A JPH05226597 A JP H05226597A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 導通電力損失を最適化し、単一Ｓｉ基板上に
モノリシックに構成される大電流ＭＯＳトランジスタ集
積ブリッジ構造を提供する。 【構成】 各々が第１と第２のＭＯＳＴｒからなる少く
とも２つのアームを含み、正電位の出力端子Ｋ１を形成
するＮ++型基板３がＮ−型エピタキシャル層４で覆われ
ている。第１のＴｒの各々に対し、Ｎ＋型のドレイン領
域１５，１６を含むＰ及びＰ＋型絶縁領域１３，２５；
１４，２６と、Ｎ型ドレイン領域１９；２０と、さらに
連続してＰ型本体領域２１；２２と負電位の出力端子Ａ
１を形成する１対のＮ＋型ソース領域２３；２４とから
構成されている。また第２のＴｒの各々に対してＮ型ド
レイン領域３１，３２を含むＮ＋型ドレイン領域５，６
と、連続してＰ型本体領域９，１０と、対応する交流入
力Ａ３，Ａ４をそれぞれ形成する１対のＮ＋型領域１
１；１２とから成っている。
モノリシックに構成される大電流ＭＯＳトランジスタ集
積ブリッジ構造を提供する。 【構成】 各々が第１と第２のＭＯＳＴｒからなる少く
とも２つのアームを含み、正電位の出力端子Ｋ１を形成
するＮ++型基板３がＮ−型エピタキシャル層４で覆われ
ている。第１のＴｒの各々に対し、Ｎ＋型のドレイン領
域１５，１６を含むＰ及びＰ＋型絶縁領域１３，２５；
１４，２６と、Ｎ型ドレイン領域１９；２０と、さらに
連続してＰ型本体領域２１；２２と負電位の出力端子Ａ
１を形成する１対のＮ＋型ソース領域２３；２４とから
構成されている。また第２のＴｒの各々に対してＮ型ド
レイン領域３１，３２を含むＮ＋型ドレイン領域５，６
と、連続してＰ型本体領域９，１０と、対応する交流入
力Ａ３，Ａ４をそれぞれ形成する１対のＮ＋型領域１
１；１２とから成っている。
Description
【０００１】
【産業上の利用分野】この発明は導通電力損失を最適化
する大電流ＭＯＳトランジスタ集積ブリッジ構造にかか
わる。
する大電流ＭＯＳトランジスタ集積ブリッジ構造にかか
わる。
【０００２】
【従来の技術】電気的信号を交流から直流へ変換する場
合には一般に、各々が２つのトランジスタを直列に含む
２つのアームつまり半ブリッジからなるグレッツ・ブリ
ッジ整流器回路が使用されている。集積ＭＯＳ技術を使
用した周知の型式の整流器回路は、１９８４年１２月１
８日付でエッセジーエッセ−アテス コンポネンティ
エレットロニチ ソチエタペル アノニマ (SGS-ATES C
pmponenti Elettronici S.p.A)により出願された“集積
Ｎチャネル電力ＭＯＳトランジスタ・ブリッジ及びその
製造方法”という名称のイタリヤ特許出願第２４１２６
Ａ／８４号において記述されている。
合には一般に、各々が２つのトランジスタを直列に含む
２つのアームつまり半ブリッジからなるグレッツ・ブリ
ッジ整流器回路が使用されている。集積ＭＯＳ技術を使
用した周知の型式の整流器回路は、１９８４年１２月１
８日付でエッセジーエッセ−アテス コンポネンティ
エレットロニチ ソチエタペル アノニマ (SGS-ATES C
pmponenti Elettronici S.p.A)により出願された“集積
Ｎチャネル電力ＭＯＳトランジスタ・ブリッジ及びその
製造方法”という名称のイタリヤ特許出願第２４１２６
Ａ／８４号において記述されている。
【０００３】そこでは、各アームでの第１のトランジス
タのソース電極がそのアームでの第２のトランジスタの
ドレイン電極に接続されるように一緒に連結されたブリ
ッジの各アーム上に１対のＭＯＳトランジスタを含んで
いる。また、各トランジスタのソース電極とドレイン電
極との間には結合ダイオードが置かれている。この回路
が集積形態において構成される場合、結合される半導体
領域、トランジスタ・ソース、トランジスタ・ドレイ
ン、ダイオード及びゲート電極は単一の半導体板つまり
基板上に構成されて、使用されるシリコンの面積を最小
にして、回路での高速を作り出している。
タのソース電極がそのアームでの第２のトランジスタの
ドレイン電極に接続されるように一緒に連結されたブリ
ッジの各アーム上に１対のＭＯＳトランジスタを含んで
いる。また、各トランジスタのソース電極とドレイン電
極との間には結合ダイオードが置かれている。この回路
が集積形態において構成される場合、結合される半導体
領域、トランジスタ・ソース、トランジスタ・ドレイ
ン、ダイオード及びゲート電極は単一の半導体板つまり
基板上に構成されて、使用されるシリコンの面積を最小
にして、回路での高速を作り出している。
【０００４】この形態の構成では、半導体板の面積を最
適化し且つ回路での高速化を達成しているが、良好な変
換効率を得ることはできない。実際問題として、結果的
に得られるモノリシック集積回路はかなりの電力損失を
生じさせる寄生トランジスタを持っている。回路が機能
すると、大きな電流が流れて、寄生物や接続部で大きな
電力を消費して、ブリッジを形成している接続部、寄生
物自体及び隣接せる集積コンポーネントを破損させ、結
果的に、そのブリッジを故障させることになる。
適化し且つ回路での高速化を達成しているが、良好な変
換効率を得ることはできない。実際問題として、結果的
に得られるモノリシック集積回路はかなりの電力損失を
生じさせる寄生トランジスタを持っている。回路が機能
すると、大きな電流が流れて、寄生物や接続部で大きな
電力を消費して、ブリッジを形成している接続部、寄生
物自体及び隣接せる集積コンポーネントを破損させ、結
果的に、そのブリッジを故障させることになる。
【０００５】
【発明が解決しようとする課題】この発明の目的は、導
通電力損失を最適化しそして単一のシリコン板上にモノ
リシック態様において構成される大電流ＭＯＳトランジ
スタ集積ブリッジ構造を提供することにある。
通電力損失を最適化しそして単一のシリコン板上にモノ
リシック態様において構成される大電流ＭＯＳトランジ
スタ集積ブリッジ構造を提供することにある。
【０００６】
【課題を解決するための手段】本発明によると、この目
的は、各々が第１及び第２のＭＯＳトランジスタから形
成される少なくとも２つのアームを有し、正電位の出力
端子を形成するＮ++型基板と、Ｎ- 型のエピタキシャル
層と、各第１のトランジスタに対するもので、その内部
に一連のＰ型領域とそして負電位の出力端子を形成する
１対のＮ+ 型領域とを持つＮ型領域から対応する交流入
力を形成するＮ++型側方領域でもってその表面にまで延
在しているＮ+ 型のＬ領域と、各第２のトランジスタに
対するもので、Ｎ++型の対の側方領域でもってその表面
に沿って延在し、その内部に、一連のＰ型領域とそして
対応する交流入力を形成する１対のＮ+ 型領域とを含む
Ｎ型領域を持っているＮ+ 型領域とにより形成されてい
る大電流ＭＯＳトランジスタ集積ブリッジ構造におい
て、前記第１及び第２のアームの第１のトランジスタは
その表面において側方のＰ+ 領域へと延在するＰ型絶縁
領域内に全体的に包含されていることを特徴とする大電
流ＭＯＳトランジスタ集積ブリッジ構造によって達成さ
れる。
的は、各々が第１及び第２のＭＯＳトランジスタから形
成される少なくとも２つのアームを有し、正電位の出力
端子を形成するＮ++型基板と、Ｎ- 型のエピタキシャル
層と、各第１のトランジスタに対するもので、その内部
に一連のＰ型領域とそして負電位の出力端子を形成する
１対のＮ+ 型領域とを持つＮ型領域から対応する交流入
力を形成するＮ++型側方領域でもってその表面にまで延
在しているＮ+ 型のＬ領域と、各第２のトランジスタに
対するもので、Ｎ++型の対の側方領域でもってその表面
に沿って延在し、その内部に、一連のＰ型領域とそして
対応する交流入力を形成する１対のＮ+ 型領域とを含む
Ｎ型領域を持っているＮ+ 型領域とにより形成されてい
る大電流ＭＯＳトランジスタ集積ブリッジ構造におい
て、前記第１及び第２のアームの第１のトランジスタは
その表面において側方のＰ+ 領域へと延在するＰ型絶縁
領域内に全体的に包含されていることを特徴とする大電
流ＭＯＳトランジスタ集積ブリッジ構造によって達成さ
れる。
【０００７】この様に、Ｐ型絶縁領域を設けることで、
ブリッジの第１及び第２のアームの第１のトランジスタ
と第２のトランジスタとの間に形成される寄生トランジ
スタの影響は、集積されるモノリシック構造の作用によ
り打ち消されることになる。特に、ここで達成される消
散電力での減少は、この構成がその中央部分に垂直電流
路を持ちそして整流された電圧の高い電位結節をこのデ
バイスの基板上でじかに取り出すのに使用できることに
依る。この発明の特徴は、添付図面に非限定的例として
例示されている実際的実施例から一層明らかとなろう。
ブリッジの第１及び第２のアームの第１のトランジスタ
と第２のトランジスタとの間に形成される寄生トランジ
スタの影響は、集積されるモノリシック構造の作用によ
り打ち消されることになる。特に、ここで達成される消
散電力での減少は、この構成がその中央部分に垂直電流
路を持ちそして整流された電圧の高い電位結節をこのデ
バイスの基板上でじかに取り出すのに使用できることに
依る。この発明の特徴は、添付図面に非限定的例として
例示されている実際的実施例から一層明らかとなろう。
【０００８】
【実施例】図１には、各々が第１及び第２のトランジス
タ、すなわち、アーム１でのＭ３及びＭ１、アーム２で
のＭ４及びＭ２を含んでいる２つのアームつまり半ブリ
ッジ１, ２を有するグレッツ・ブリッジ整流器回路が示
されている。４つのトランジスタＭ１, Ｍ２, Ｍ３及び
Ｍ４はすべて、ｎチャネルＭＯＳ型である。トランジス
タＭ３, Ｍ４のソースは一緒になって、負電位の出力端
子Ａ１に接続され、トランジスタＭ３のゲートは交流入
力Ａ３, Ａ４にある信号を受ける駆動装置Ｄ１からの出
力信号をじかに受信し、トランジスタＭ４のゲートは駆
動装置Ｄ１からの出力信号を、インバータＩ１を介して
受信する。トランジスタＭ３, Ｍ４のドレインは、回路
結節Ｎ１, Ｎ２において、トランジスタＭ１, Ｍ２のソ
ースにそれぞれ接続されている。トランジスタＭ１, Ｍ
２のドレインは正電位の出力Ｋ１に接続され、それらの
ゲートはゼナーダイオードＤＺ１, ＤＺ２を通して接地
され、そして駆動装置Ｄ１からの出力信号を、インバー
タＩ１を通し及びじかにそれぞれ受信する。集積構造の
本来的抵抗Ｒ１, Ｒ２は、トランジスタＭ１のゲートと
インバータＩ１の出力との間及びトランジスタＭ２のゲ
ートとパイロット装置Ｄ１の出力との間にそれぞれ設け
られている。負荷Ｌは負電位にある出力端子Ａ１と正電
位にある出力Ｋ１との間に接続されている。
タ、すなわち、アーム１でのＭ３及びＭ１、アーム２で
のＭ４及びＭ２を含んでいる２つのアームつまり半ブリ
ッジ１, ２を有するグレッツ・ブリッジ整流器回路が示
されている。４つのトランジスタＭ１, Ｍ２, Ｍ３及び
Ｍ４はすべて、ｎチャネルＭＯＳ型である。トランジス
タＭ３, Ｍ４のソースは一緒になって、負電位の出力端
子Ａ１に接続され、トランジスタＭ３のゲートは交流入
力Ａ３, Ａ４にある信号を受ける駆動装置Ｄ１からの出
力信号をじかに受信し、トランジスタＭ４のゲートは駆
動装置Ｄ１からの出力信号を、インバータＩ１を介して
受信する。トランジスタＭ３, Ｍ４のドレインは、回路
結節Ｎ１, Ｎ２において、トランジスタＭ１, Ｍ２のソ
ースにそれぞれ接続されている。トランジスタＭ１, Ｍ
２のドレインは正電位の出力Ｋ１に接続され、それらの
ゲートはゼナーダイオードＤＺ１, ＤＺ２を通して接地
され、そして駆動装置Ｄ１からの出力信号を、インバー
タＩ１を通し及びじかにそれぞれ受信する。集積構造の
本来的抵抗Ｒ１, Ｒ２は、トランジスタＭ１のゲートと
インバータＩ１の出力との間及びトランジスタＭ２のゲ
ートとパイロット装置Ｄ１の出力との間にそれぞれ設け
られている。負荷Ｌは負電位にある出力端子Ａ１と正電
位にある出力Ｋ１との間に接続されている。
【０００９】図２には、上述したブリッジ回路のモノリ
シック構造が例示されており、Ｎ++型基板３は正電位の
出力端子Ｋ１を形成し、その上部にＮ- 型のエピタキシ
ャル層４が設けられている。エピタキシャル層４内に
は、トランジスタユニットＭ１, Ｍ２, Ｍ３, Ｍ４を形
成する領域が設けられている。
シック構造が例示されており、Ｎ++型基板３は正電位の
出力端子Ｋ１を形成し、その上部にＮ- 型のエピタキシ
ャル層４が設けられている。エピタキシャル層４内に
は、トランジスタユニットＭ１, Ｍ２, Ｍ３, Ｍ４を形
成する領域が設けられている。
【００１０】トランジスタＭ１, Ｍ２はそのエピタキシ
ャル層にじかに形成されているが、トランジスタＭ３,
Ｍ４は、エピタキシャル層４にじかに含まれていてしか
も、エピタキシャル層４９に含まれているＰ+ 型の副領
域２５, ２６でもって表面にまで延在しているＰ型ポケ
ット１３, １４にそれぞれ構成されている。こうしたポ
ケットの機能は以下において説明されよう。
ャル層にじかに形成されているが、トランジスタＭ３,
Ｍ４は、エピタキシャル層４にじかに含まれていてしか
も、エピタキシャル層４９に含まれているＰ+ 型の副領
域２５, ２６でもって表面にまで延在しているＰ型ポケ
ット１３, １４にそれぞれ構成されている。こうしたポ
ケットの機能は以下において説明されよう。
【００１１】トランジスタＭ３は、その表面にまで延び
ているＮ++型の側方領域１７を持つＬ字状の重厚にドー
プされたＮ+ ドレイン領域１５で形成されている。領域
１５は、領域１７と一緒に、その両側で、Ｎ型ドレイン
領域１９と接合している。領域１９は、Ｎ+ 型ソース領
域２３を含むＰ型の本体領域２１を含んでいる。
ているＮ++型の側方領域１７を持つＬ字状の重厚にドー
プされたＮ+ ドレイン領域１５で形成されている。領域
１５は、領域１７と一緒に、その両側で、Ｎ型ドレイン
領域１９と接合している。領域１９は、Ｎ+ 型ソース領
域２３を含むＰ型の本体領域２１を含んでいる。
【００１２】Ｍ３のゲートは表面絶縁層２８に埋め込ま
れている１対の領域２７から形成され、ゲート電極は６
３により示されている。領域２１及び１５, １９は、ト
ランジスタＭ３のソースとドレインとの間に並列に置か
れるＰｄ３ダイオードのアノード及びカソードを表わし
ている。トランジスタＭ４は、その表面にまで延在する
Ｎ++型の側方領域１８を持つＬ字状のＮ+ 型の重厚にド
ープされたドレイン領域１６から形成されている。
れている１対の領域２７から形成され、ゲート電極は６
３により示されている。領域２１及び１５, １９は、ト
ランジスタＭ３のソースとドレインとの間に並列に置か
れるＰｄ３ダイオードのアノード及びカソードを表わし
ている。トランジスタＭ４は、その表面にまで延在する
Ｎ++型の側方領域１８を持つＬ字状のＮ+ 型の重厚にド
ープされたドレイン領域１６から形成されている。
【００１３】領域１６は領域１８と一緒に、その２つの
側面で、Ｎ型のドレイン領域２０に接合している。領域
２０は、Ｎ+ 型ソース領域２４を含むＰ型の本体領域２
２を含んでいる。Ｍ４のゲートは表面絶縁層３０に埋め
込まれている１対の領域２９によって形成され、ゲート
電極はＧ４により示されている。
側面で、Ｎ型のドレイン領域２０に接合している。領域
２０は、Ｎ+ 型ソース領域２４を含むＰ型の本体領域２
２を含んでいる。Ｍ４のゲートは表面絶縁層３０に埋め
込まれている１対の領域２９によって形成され、ゲート
電極はＧ４により示されている。
【００１４】領域２２及び１６, ２０は、トランジスタ
Ｍ４と並列に置かれたダイオードＰｄ４のアノード及び
カソードを表わしている。トランジスタＭ１は、その表
面にまで延在する側方領域７を持つＮ+ 型の重厚にドー
プされたドレイン領域５から形成されている。領域５は
領域７と一緒に、Ｎ型のドレイン領域３１を含んでい
る。領域３１内には、Ｐ型の本体領域９があり、その内
部にはＮ+ 型のソース領域１１がある。
Ｍ４と並列に置かれたダイオードＰｄ４のアノード及び
カソードを表わしている。トランジスタＭ１は、その表
面にまで延在する側方領域７を持つＮ+ 型の重厚にドー
プされたドレイン領域５から形成されている。領域５は
領域７と一緒に、Ｎ型のドレイン領域３１を含んでい
る。領域３１内には、Ｐ型の本体領域９があり、その内
部にはＮ+ 型のソース領域１１がある。
【００１５】Ｍ１のゲートは表面絶縁層３４に埋め込ま
れた１対の領域３３から形成されていて、ゲート電極は
Ｇ１により示されている。領域１３, ４はトランジスタ
Ｍ１と平行に置かれたダイオードＰｄ１のアノード及び
カソードを表わしている。トランジスタＭ２は、その表
面にまで延在する側方領域８を持つＮ+ 型の重厚にドー
プされたドレイン領域６で形成されている。
れた１対の領域３３から形成されていて、ゲート電極は
Ｇ１により示されている。領域１３, ４はトランジスタ
Ｍ１と平行に置かれたダイオードＰｄ１のアノード及び
カソードを表わしている。トランジスタＭ２は、その表
面にまで延在する側方領域８を持つＮ+ 型の重厚にドー
プされたドレイン領域６で形成されている。
【００１６】領域６は領域８と一緒に、Ｎ型ドレイン領
域３２を含んでいる。領域３２内にはＰ型の本体領域１
０があり、その内部にはＮ+ 型のソース領域１２があ
る。Ｍ２のゲートは表面絶縁層３６に埋め込まれている
１対の領域３５から形成されていて、ゲート電極はＧ２
によって示されている。領域１４, ４はトランジスタＭ
２と平行に置かれたダイオードＰｄ２のアノード及びカ
ソードを表わしている。
域３２を含んでいる。領域３２内にはＰ型の本体領域１
０があり、その内部にはＮ+ 型のソース領域１２があ
る。Ｍ２のゲートは表面絶縁層３６に埋め込まれている
１対の領域３５から形成されていて、ゲート電極はＧ２
によって示されている。領域１４, ４はトランジスタＭ
２と平行に置かれたダイオードＰｄ２のアノード及びカ
ソードを表わしている。
【００１７】金属ストリップ５５, ５６, ５７, ５８,
５９, ６０, ６１, ６２は表面上にあって、領域９, １
１, １７, ２５を入力Ａ３に接続し、領域１０，１２，
６１，６２を入力Ａ４に接続し、そして領域２１，２３
及び領域２２，２４を負電位の出力端子Ａ１に接続して
いる。集積されたモノシリック構造内には、点線によっ
て示される寄生トランジスタＴＰ１，ＴＰ２，ＴＰ３，
ＴＰ４，ＴＰ５，ＴＰ６があり、それら寄生トランジス
タは、領域１３，２５，１４，２６の不在において、つ
まり、４つのＭＯＳがすべて、例えば、序文で述べた特
許出願でのように、接地された基板にじかに作られてい
る構造において、その構造に電力の結果的損失を伴なっ
て能動になる。
５９, ６０, ６１, ６２は表面上にあって、領域９, １
１, １７, ２５を入力Ａ３に接続し、領域１０，１２，
６１，６２を入力Ａ４に接続し、そして領域２１，２３
及び領域２２，２４を負電位の出力端子Ａ１に接続して
いる。集積されたモノシリック構造内には、点線によっ
て示される寄生トランジスタＴＰ１，ＴＰ２，ＴＰ３，
ＴＰ４，ＴＰ５，ＴＰ６があり、それら寄生トランジス
タは、領域１３，２５，１４，２６の不在において、つ
まり、４つのＭＯＳがすべて、例えば、序文で述べた特
許出願でのように、接地された基板にじかに作られてい
る構造において、その構造に電力の結果的損失を伴なっ
て能動になる。
【００１８】寄生トランジスタＴＰ１は、領域２５と一
致したベースと、領域７と一致したエミッタと、領域７
と一致したコレクタとを持っている。図１で見られるよ
うに回路配列において、ＴＰ１のエミッタ及びベースは
入力Ａ３に接続され、そしてコレクタは正電位の出力端
子Ｋ１に接続されている。寄生トランジスタＴＰ２は領
域２６と一致したベースと、領域１８と一致したエミッ
タと、そして領域６と一致したコレクタとを持ってい
る。
致したベースと、領域７と一致したエミッタと、領域７
と一致したコレクタとを持っている。図１で見られるよ
うに回路配列において、ＴＰ１のエミッタ及びベースは
入力Ａ３に接続され、そしてコレクタは正電位の出力端
子Ｋ１に接続されている。寄生トランジスタＴＰ２は領
域２６と一致したベースと、領域１８と一致したエミッ
タと、そして領域６と一致したコレクタとを持ってい
る。
【００１９】この回路配列において、ＴＰ２のエミッタ
及びベースは入力Ａ４に接続され、そのコレクタは正電
位の出力端子Ｋ１に接続されている。寄生トランジスタ
ＴＰ３はエピタキシャル層４と一致したベースと、領域
４と一致したエミッタと、領域１３と一致したコレクタ
とを持っている。ＴＰ３のエミッタ及びコレクタは入力
Ａ４，Ａ３に接続され、そしてベースは正電位の端子Ｋ
１に接続されている。
及びベースは入力Ａ４に接続され、そのコレクタは正電
位の出力端子Ｋ１に接続されている。寄生トランジスタ
ＴＰ３はエピタキシャル層４と一致したベースと、領域
４と一致したエミッタと、領域１３と一致したコレクタ
とを持っている。ＴＰ３のエミッタ及びコレクタは入力
Ａ４，Ａ３に接続され、そしてベースは正電位の端子Ｋ
１に接続されている。
【００２０】寄生トランジスタＴＰ４はエピタキシャル
層４と一致したベースと、領域１３と一致したエミッタ
と、領域１４と一致したコレクタとを持っている。ＴＰ
４のエミッタ及びコレクタは入力Ａ３，Ａ４に接続さ
れ、そしてベースは正電位の端子Ｋ１に接続されてい
る。寄生トランジスタＴＰ５は領域３２，６，８と一致
したベースを持ち、そのエミッタは領域１０と一致し、
そのコレクタは領域１４，２６と一致している。
層４と一致したベースと、領域１３と一致したエミッタ
と、領域１４と一致したコレクタとを持っている。ＴＰ
４のエミッタ及びコレクタは入力Ａ３，Ａ４に接続さ
れ、そしてベースは正電位の端子Ｋ１に接続されてい
る。寄生トランジスタＴＰ５は領域３２，６，８と一致
したベースを持ち、そのエミッタは領域１０と一致し、
そのコレクタは領域１４，２６と一致している。
【００２１】ＴＰ５のベースは正電位の端子Ｋ１に接続
され、そのエミッタ及びコレクタは入力Ａ４に接続され
ている。寄生トランジスタＴＰ６は領域３１，５，７と
一致したベースを持ち、そのエミッタは領域９と一致
し、そしてコレクタは領域１３，２５と一致している。
ＴＰ６のベースは正電位の端子Ｋ１に接続され、そのエ
ミッタ及びコレクタは入力Ａ３に接続されている。
され、そのエミッタ及びコレクタは入力Ａ４に接続され
ている。寄生トランジスタＴＰ６は領域３１，５，７と
一致したベースを持ち、そのエミッタは領域９と一致
し、そしてコレクタは領域１３，２５と一致している。
ＴＰ６のベースは正電位の端子Ｋ１に接続され、そのエ
ミッタ及びコレクタは入力Ａ３に接続されている。
【００２２】上述した構造は、その中央地帯に垂直電流
路を有する型式であって、デバイスの表面に代わって、
基板３上にじかに、整流された電圧の高い電位結節を取
り出すことができるという利点を有し、それにより、消
費される電力を減少させている。接地されてはいない
が、入力Ａ３，Ａ４にそれぞれ接続されている領域１
３，２５；１４，２６の存在の結果として、寄生トラン
ジスタＴＰ１，ＴＰ２は、ベース及びエミッタが短絡さ
れるにつれて、スイッチ・オフされる。また、寄生トラ
ンジスタＴＰ５，ＴＰ６はそれらのエミッタにおいて不
活性であって、コレクタ領域は一緒に短絡されている。
路を有する型式であって、デバイスの表面に代わって、
基板３上にじかに、整流された電圧の高い電位結節を取
り出すことができるという利点を有し、それにより、消
費される電力を減少させている。接地されてはいない
が、入力Ａ３，Ａ４にそれぞれ接続されている領域１
３，２５；１４，２６の存在の結果として、寄生トラン
ジスタＴＰ１，ＴＰ２は、ベース及びエミッタが短絡さ
れるにつれて、スイッチ・オフされる。また、寄生トラ
ンジスタＴＰ５，ＴＰ６はそれらのエミッタにおいて不
活性であって、コレクタ領域は一緒に短絡されている。
【００２３】寄生トランジスタＴＰ３，ＴＰ４に関する
限り、それらが非常に広いベースを持つラテラルＰＮＰ
トランジスタであって、その利得が極端に低いために、
それらによる電流の損失は無視し得るほど小さい。ダイ
オードＰｄ１，Ｐｄ２，Ｐｄ３，Ｐｄ４を参照するに、
入力Ａ３上の電位が正であるとき、Ｍ１，Ｍ４は導通す
るが、ダイオードＰｄ１，Ｐｄ４は、トランジスタＭ
１，Ｍ４により短絡されるので、貢献しない。ダイオー
ドＰｄ３，Ｐｄ４は禁止される。
限り、それらが非常に広いベースを持つラテラルＰＮＰ
トランジスタであって、その利得が極端に低いために、
それらによる電流の損失は無視し得るほど小さい。ダイ
オードＰｄ１，Ｐｄ２，Ｐｄ３，Ｐｄ４を参照するに、
入力Ａ３上の電位が正であるとき、Ｍ１，Ｍ４は導通す
るが、ダイオードＰｄ１，Ｐｄ４は、トランジスタＭ
１，Ｍ４により短絡されるので、貢献しない。ダイオー
ドＰｄ３，Ｐｄ４は禁止される。
【００２４】同様な状況は、入力Ａ３上での電位が負で
ある場合にも生じる。この場合、Ｐｄ２，Ｐｄ３は、導
通していてそして並列にあるトランジスタＭ２，Ｍ３に
よって短絡されるが、Ｐｄ１，Ｐｄ４は禁止される。ゲ
ートＧ１，Ｇ２に対するパイロット回路は、少なくとも
ＭＯＳを完全に導通させるのに要する電圧に等しい値の
正電位の出力端子Ｋ１に一致した基板上で利用できる正
の電位よりも大きな電位を必要とするゲートＭ１及びＭ
２を先導するのに適当な負荷ポンピング技術を使用して
いる。
ある場合にも生じる。この場合、Ｐｄ２，Ｐｄ３は、導
通していてそして並列にあるトランジスタＭ２，Ｍ３に
よって短絡されるが、Ｐｄ１，Ｐｄ４は禁止される。ゲ
ートＧ１，Ｇ２に対するパイロット回路は、少なくとも
ＭＯＳを完全に導通させるのに要する電圧に等しい値の
正電位の出力端子Ｋ１に一致した基板上で利用できる正
の電位よりも大きな電位を必要とするゲートＭ１及びＭ
２を先導するのに適当な負荷ポンピング技術を使用して
いる。
【００２５】図３及び４には、上述した構成の変更例が
示されている。図３は、ｎチャネルＭＯＳ Ｍ１，Ｍ２
に代わって、ＰチャネルＭＯＳ Ｍ１',Ｍ２' の存在に
よって、図１からも異なっている。
示されている。図３は、ｎチャネルＭＯＳ Ｍ１，Ｍ２
に代わって、ＰチャネルＭＯＳ Ｍ１',Ｍ２' の存在に
よって、図１からも異なっている。
【００２６】図４に例示されているように、トランジス
タＭ１', Ｍ２' は、エピタキシャル層４, ４９内に構
成されていて、そしてその表面へと延在するＮ++型領域
３８を持つＮ+ 型ドレイン領域３７を含んでいる。領域
３７内には、トランジスタＭ１' に対するＮ型領域３９
及びトランジスタＭ２' に対するＮ型領域４０がある。
タＭ１', Ｍ２' は、エピタキシャル層４, ４９内に構
成されていて、そしてその表面へと延在するＮ++型領域
３８を持つＮ+ 型ドレイン領域３７を含んでいる。領域
３７内には、トランジスタＭ１' に対するＮ型領域３９
及びトランジスタＭ２' に対するＮ型領域４０がある。
【００２７】また、トランジスタＭ１' は、Ｐ型ソース
領域４１及びドレイン領域４１' を本体領域３９内に含
んでいる。Ｍ１' のゲートは表面絶縁層４３に埋め込ま
れた領域４２によって形成され、ゲート電極はＧ１' に
よって示されている。また、トランジスタＭ２' は、本
体領域４０内に、Ｐ型ソース領域４４とドレイン領域４
４' とを含んでいる。
領域４１及びドレイン領域４１' を本体領域３９内に含
んでいる。Ｍ１' のゲートは表面絶縁層４３に埋め込ま
れた領域４２によって形成され、ゲート電極はＧ１' に
よって示されている。また、トランジスタＭ２' は、本
体領域４０内に、Ｐ型ソース領域４４とドレイン領域４
４' とを含んでいる。
【００２８】Ｍ２' のゲートは表面絶縁層４６に埋め込
まれた領域４５によって形成され、ゲート電極はＧ２'
により示されている。また、その構造の表面には、領域
１５，１３, ４１' を入力Ａ３に接続する金属ストリッ
プ４７，４８，５０と、領域１６，１４，４４’を入力
Ａ４に接続するストリップ５１，５２，５３と、領域３
７，４１，４４を正電位の出力端子Ｋ１に接続するスト
リップ５４と、領域２３，２４を出力端子Ａ１に接続す
るストリップ５７，５８とがある。
まれた領域４５によって形成され、ゲート電極はＧ２'
により示されている。また、その構造の表面には、領域
１５，１３, ４１' を入力Ａ３に接続する金属ストリッ
プ４７，４８，５０と、領域１６，１４，４４’を入力
Ａ４に接続するストリップ５１，５２，５３と、領域３
７，４１，４４を正電位の出力端子Ｋ１に接続するスト
リップ５４と、領域２３，２４を出力端子Ａ１に接続す
るストリップ５７，５８とがある。
【００２９】図３に例示されている第２実施例では、ト
ランジスタ・ゲートＭ１', Ｍ２',Ｍ３, Ｍ４に対する
パイロット電圧が常に、パイロット装置Ｄ１に対して好
都合な、出力端子Ｋ１にある正の電位と出力端子Ａ１に
ある負の電位との間にあるために、そのブリッジ・パイ
ロッテングつまりブリッジ先導動作が極めて簡単であ
る。
ランジスタ・ゲートＭ１', Ｍ２',Ｍ３, Ｍ４に対する
パイロット電圧が常に、パイロット装置Ｄ１に対して好
都合な、出力端子Ｋ１にある正の電位と出力端子Ａ１に
ある負の電位との間にあるために、そのブリッジ・パイ
ロッテングつまりブリッジ先導動作が極めて簡単であ
る。
【００３０】図１及び図３に例示されている回路の場
合、自給型の同期変換器を形成する構造を保持する同一
の板上に、対応するパイロット装置をモノリシック形態
において構成することが可能である。本発明による構造
は、すべての構造的配置に関して、多相回路として使用
できるので、ブリッジ・アームの数は１の最小値からＮ
まで変えることができる。
合、自給型の同期変換器を形成する構造を保持する同一
の板上に、対応するパイロット装置をモノリシック形態
において構成することが可能である。本発明による構造
は、すべての構造的配置に関して、多相回路として使用
できるので、ブリッジ・アームの数は１の最小値からＮ
まで変えることができる。
【００３１】使用される板のすべての寸法は、最大の変
換可能な電力と、集積可能なユニット・アームの全数に
関係がある。この発明が関与する構造は発生器 (ＶＡ３
−ＶＡ４) 及び反転された負荷Ｌと共に使用可能であ
り、かくして、モータ制御や静止インバータでの応用の
ためにＮ個のアームを持つブリッジを作り出すことがで
きる。
換可能な電力と、集積可能なユニット・アームの全数に
関係がある。この発明が関与する構造は発生器 (ＶＡ３
−ＶＡ４) 及び反転された負荷Ｌと共に使用可能であ
り、かくして、モータ制御や静止インバータでの応用の
ためにＮ個のアームを持つブリッジを作り出すことがで
きる。
【００３２】構造の形態が与えられると、ブリッジに対
する供給電圧に関する制約は垂直電流型ＭＯＳ及び隔絶
されたドレイン・デバイス (標準として、６０−１００
Ｖ)により課せられるが、そのブリッジの頂部アーム
(垂直電流ＭＯＳトランジスタ) は非常に高いブレーク
ダウン電圧 (約２０００Ｖ) を持つことができる。垂直
電流形の隔絶されたドレインを持つ２つのＭＯＳトラン
ジスタＭ３, Ｍ４を、直列に接続された垂直電流形の隔
絶されたドレインを持つＭＯＳトランジスタの構成でも
って置き換えることにより、Ｎを互いに直列に置かれる
トランジスタの数として、それらトランジスタのブレー
クダウン電圧のＮ倍に等しい値へとブリッジの最大動作
電圧を大きくすることが可能である。
する供給電圧に関する制約は垂直電流型ＭＯＳ及び隔絶
されたドレイン・デバイス (標準として、６０−１００
Ｖ)により課せられるが、そのブリッジの頂部アーム
(垂直電流ＭＯＳトランジスタ) は非常に高いブレーク
ダウン電圧 (約２０００Ｖ) を持つことができる。垂直
電流形の隔絶されたドレインを持つ２つのＭＯＳトラン
ジスタＭ３, Ｍ４を、直列に接続された垂直電流形の隔
絶されたドレインを持つＭＯＳトランジスタの構成でも
って置き換えることにより、Ｎを互いに直列に置かれる
トランジスタの数として、それらトランジスタのブレー
クダウン電圧のＮ倍に等しい値へとブリッジの最大動作
電圧を大きくすることが可能である。
【００３３】もしも所望ならば、記述されたデバイスで
は、１つ又はそれ以上の絶縁ポケット１３，１４；２
５，２６をその基板電位よりも大きくない電位を接続す
ることができ、そこでは、ブリッジの２つアームに対し
て、その制御兼パイロット装置の１つ又はそれ以上のコ
ンポーネントが収容されることになる。
は、１つ又はそれ以上の絶縁ポケット１３，１４；２
５，２６をその基板電位よりも大きくない電位を接続す
ることができ、そこでは、ブリッジの２つアームに対し
て、その制御兼パイロット装置の１つ又はそれ以上のコ
ンポーネントが収容されることになる。
【図１】本発明によるブリッジ整流器の第１の回路図を
示している。
示している。
【図２】図１に例示されているような等価回路を持つブ
リッジ整流器の本発明による修正構造例を示している。
リッジ整流器の本発明による修正構造例を示している。
【図３】図１に示されているものに対して代替可能な回
路図を示している。
路図を示している。
【図４】図３に例示されている回路図の集積構造例を示
している。
している。
１，２ アーム ３ Ｎ++型基板 ４ Ｎ- 型エピタキシャル層 ５，６ Ｎ+ 型領
域 ７，８ Ｎ++型側方領域 ９，１０ Ｐ型領
域 １１，１２ Ｎ+ 型領域 １３，１４ Ｐ型
絶縁領域 １５，１６ Ｌ字状領域 １７，１８ 側方
領域 １９，２０ Ｎ型領域 ２１，２２ Ｐ型
領域 ２３，２４ Ｎ+ 型領域 ２５，２６ Ｐ+
型側方領域 ３１，３２ Ｎ型領域
域 ７，８ Ｎ++型側方領域 ９，１０ Ｐ型領
域 １１，１２ Ｎ+ 型領域 １３，１４ Ｐ型
絶縁領域 １５，１６ Ｌ字状領域 １７，１８ 側方
領域 １９，２０ Ｎ型領域 ２１，２２ Ｐ型
領域 ２３，２４ Ｎ+ 型領域 ２５，２６ Ｐ+
型側方領域 ３１，３２ Ｎ型領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリオ パパロ イタリア共和国、95037 サン ジォバン ニ ラ プンタ（カターニア）、ヴィア グラッシ、１ (72)発明者 ナターレ アイエッロ イタリア共和国、95123 カターニア、ヴ ィア デイ ピッチオーニ、23−パル ア
Claims (6)
- 【請求項１】 各々が第１及び第２のＭＯＳトランジス
タ (Ｍ３, Ｍ１；Ｍ４, Ｍ２) から形成された少なくと
も２つのアーム (１, ２) を有し、正電位の出力端子
(Ｋ１) を含むＮ++型基板 (３) と、Ｎ- 型エピタキシ
ャル層 (４) と、各第１のトランジスタ (Ｍ３；Ｍ４)
に対するもので、Ｎ++型の側方領域 (１７；１８) でそ
の表面にまで延在し、対応する交流入力 (Ａ３, Ａ４)
を含むＮ+ 型のＬ字状領域 (１５；１６) と、内部に連
続して、Ｐ型領域 (２１；２２) とそして負電位の出力
端子 (Ａ１) を形成している１対のＮ+ 型領域 (２３；
２４) とを含むＮ型領域 (１９；２０) と、各第２のト
ランジスタ (Ｍ１, Ｍ２) に対するもので、Ｎ++型側方
領域 (７；８) でもってその表面にまで延在し、内部に
連続して、Ｐ型領域 (９；１０) とそして対応する交流
入力 (Ａ３, Ａ４) を形成する１対のＮ+ 型領域 (１
１；１２) とを含むＮ型領域 (３１, ３２)を持ってい
るＮ+ 型領域 (５, ６) とにより形成されているＭＯＳ
トランジスタ大電流集積ブリッジ構造であって、前記第
１及び第２のアーム (１, ２) の各第１のトランジスタ
(Ｍ３, Ｍ４) は、対のＰ+ 型側方領域 (２５；２６)
としてその表面において延在するＰ型絶縁領域 (１３；
１４) に全体的に包含されていることを特徴とするＭＯ
Ｓトランジスタ大電流集積ブリッジ構造。 - 【請求項２】 前記第１及び第２のアーム (１, ２) の
前記第１及び第２のトランジスタ (Ｍ３, Ｍ１；Ｍ４,
Ｍ２) は垂直電流ｎチャネルＭＯＳトランジスタである
ことを特徴とする請求項１の構造。 - 【請求項３】 前記第１及び第２のアーム (１, ２) の
前記第２のトランジスタ (Ｍ１；Ｍ２) はＰチャネルＭ
ＯＳトランジスタ (Ｍ１' ; Ｍ２')であることを特徴と
する請求項１の構造。 - 【請求項４】 前記アームの数は、多相回路を形成する
ために選択し得ることを特徴とする請求項１の構造。 - 【請求項５】 前記絶縁領域 (１３, １４) 及び前記側
方領域 (２５, ２６) は交流入力 (Ａ３, Ａ４) と同じ
電位に保持されることを特徴とする請求項１の構造。 - 【請求項６】 ブリッジの前記アーム (１, ２) に対す
るパイロット兼制御装置の少なくとも１つのコンポーネ
ントを収容するために、基板電位 (３) よりも大きくな
い電位に接続される少なくとも１つの別の絶縁領域 (１
３, １４；２５, ２６) を更に含んでいることを特徴と
する請求項１の構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91830512A EP0544047B1 (en) | 1991-11-25 | 1991-11-25 | High current MOS transistor integrated bridge structure optimising conduction power losses |
| IT918305129 | 1991-11-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226597A true JPH05226597A (ja) | 1993-09-03 |
Family
ID=8208985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4315024A Pending JPH05226597A (ja) | 1991-11-25 | 1992-11-25 | 導通電力損失を最適化する大電流ｍｏｓトランジスタ集積ブリッジ構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5449936A (ja) |
| EP (1) | EP0544047B1 (ja) |
| JP (1) | JPH05226597A (ja) |
| DE (1) | DE69128936T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4411869C2 (de) * | 1994-04-06 | 1997-05-15 | Siemens Ag | Schaltungsanordnung mit einer integrierten Treiberschaltungsanordnung |
| EP0847089B1 (en) * | 1996-12-09 | 2002-10-23 | STMicroelectronics S.r.l. | Method and device for suppressing parasitic effects in a junction-insulated integrated circuit |
| FR2769771B1 (fr) * | 1997-10-15 | 1999-12-31 | Valeo Equip Electr Moteur | Dispositif pour le redressement synchrone d'un alternateur |
| DE69841763D1 (de) * | 1997-10-28 | 2010-08-26 | Nxp Bv | Halbleiterbauelement mit einem halbbrücken-schaltkreis |
| US6052299A (en) * | 1998-01-15 | 2000-04-18 | Microship Technology Incorporated | Robust LC full-wave bridge rectifier input structure |
| DE19946167C2 (de) * | 1999-09-27 | 2002-04-25 | Infineon Technologies Ag | Integrierte Halbbrückenschaltung |
| JP2001186771A (ja) * | 1999-10-15 | 2001-07-06 | Seiko Epson Corp | チョッパ回路、チョッパ回路の制御方法、チョッパ式充電回路、電子機器及び計時装置 |
| DE10103144A1 (de) | 2001-01-24 | 2002-08-01 | Infineon Technologies Ag | Halbbrückenschaltung |
| AU2003283750A1 (en) * | 2002-12-10 | 2004-06-30 | Koninklijke Philips Electronics N.V. | Integrated half-bridge power circuit |
| CN109346467A (zh) | 2018-08-17 | 2019-02-15 | 矽力杰半导体技术(杭州)有限公司 | 半导体结构、驱动芯片和半导体结构的制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3377848D1 (de) * | 1982-12-08 | 1988-09-29 | Siliconix Ltd | Bridge rectifier circuit |
| JPS60124863A (ja) * | 1983-12-09 | 1985-07-03 | Nec Ic Microcomput Syst Ltd | Ｍｏｓ集積回路装置 |
| DE3400973A1 (de) * | 1984-01-13 | 1985-07-18 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Monolithisch integrierte gleichrichterbrueckenschaltung |
| JPS60249366A (ja) * | 1984-05-25 | 1985-12-10 | Hitachi Ltd | 半導体装置 |
| IT1213260B (it) * | 1984-12-18 | 1989-12-14 | Sgs Thomson Microelectronics | Circuito a ponte di transistori mos di potenza a canale n integrato eprocedimento per la sua fabbricazione. |
| FR2599196B1 (fr) * | 1986-05-21 | 1993-03-12 | Telemecanique Electrique | Convertisseur de frequence pour l'alimentation stabilisee de moteurs asynchrones |
| JPS63133819A (ja) * | 1986-11-11 | 1988-06-06 | シーメンス、アクチエンゲゼルシヤフト | 自己保護性電力開閉器の回路装置 |
| DE3856174T2 (de) * | 1987-10-27 | 1998-09-03 | Nippon Electric Co | Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET. |
| JPH02210862A (ja) * | 1989-02-10 | 1990-08-22 | Hitachi Ltd | 半導体装置 |
| JPH03180061A (ja) * | 1989-12-08 | 1991-08-06 | Nec Corp | 半導体装置 |
| DE4041050C2 (de) * | 1989-12-25 | 1999-01-14 | Fuji Electric Co Ltd | Integrierter Schaltkreis und Verfahren zur Bildung eines Halbleiterbauelements |
-
1991
- 1991-11-25 EP EP91830512A patent/EP0544047B1/en not_active Expired - Lifetime
- 1991-11-25 DE DE69128936T patent/DE69128936T2/de not_active Expired - Fee Related
-
1992
- 1992-11-25 JP JP4315024A patent/JPH05226597A/ja active Pending
-
1994
- 1994-09-21 US US08/310,214 patent/US5449936A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5449936A (en) | 1995-09-12 |
| EP0544047B1 (en) | 1998-02-18 |
| DE69128936D1 (de) | 1998-03-26 |
| EP0544047A1 (en) | 1993-06-02 |
| DE69128936T2 (de) | 1998-07-16 |
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