JPH03276493A

JPH03276493A - ジョセフソン・メモリ回路

Info

Publication number: JPH03276493A
Application number: JP2076260A
Authority: JP
Inventors: Itaru Kurosawa; 格黒沢; Hiroshi Nakagawa; 博仲川; Masahiro Aoyanagi; 昌宏青柳
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology
Priority date: 1990-03-26
Filing date: 1990-03-26
Publication date: 1991-12-06
Also published as: JPH0427637B2; US5260264A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はジョセフソン効果を利用したジョセフソン・メ
モリ回路に関し、特に一つ以上の磁束量子を超伝導メモ
リ・ループ内に捕獲しているか否かにより、当該メモリ
・ループに二値論理情報を弁別的に記憶するジョセフソ
ン・メモリ回路において、等価的な非破壊読出しを簡単
な回路で確実になし得るようにするための改良に関する
。

［従来の技術］個々の超伝導メモリ・ループ内に一つ以上の磁束量子が
捕えられているか否か、すなわち永久還電流が流れてい
るか否かにより、選択的、弁別的に二値論理値の“１”
　、“０“を表す磁束量子利用型のジョセフソン・メモ
リ回路は、第３図中に示されているように、基本的には
交流スキッド構成を採る°ジョセフソン・メモリ・セル
ｌＯを複数個（ＩＬ、−１０−、）　、−本の回路電流
線１２中に直列に接続して成るメモリ・セル列を有し、
一般にはさらに通常のＸ行Ｙ列マトリックス構成による
メモリ空間を形成するため、そうしたメモリ・セル列を
複数列、行方向に並設して成る。そこで、図示の場合に
も、当該複数のメモリ・セル列の個々を共通、一連に貫
く回路電流線１２には符号１２−１（ｉ＝１．２．３．
・・・・・）も括弧書きで併記しである。

個々のジョセフソン・メモリ・セルｌＯは、それぞれ所
定個数の磁束量子を選択的に捕獲し得る超伝導メモリ・
ループ１１を有し、この超伝導メモリ・ループ１１上に
は、磁気結合した制御信号ｌｉ！１３を流れる外部制御
電流Ｉ×によりその臨界電流値が制御される少なくとも
一つのジョセフソン・スイッチ、＋ｓと、回路電流線１
２に直列に挿入されるための一対の電流注入端子ＰＩ　
、　Ｐ２が備えられる。

これら電流注入端子Ｐ、　、　Ｐ、は、そのときどきの
セル動作状態に応じ、どちらか一方が電流の流入側とな
り、他方が流出側となるが、当該一対の電流注入端子Ｐ
Ｉ　、　Ｐ２を界にしてみると、右と左の二つの分岐線
路に分けて見ることが可能であり、図示の場合には左側
の分岐線路中に上記のジョセフソン・スイッチＪ、が直
列に挿入されており、対して右側の分岐線路中にはイン
ダクタンスＬｃが直列に挿入されている。実際には当然
、左側の分岐線路中にもインダクタンス成分が見込まれ
るが、殻には左右分岐線路中のインダクタンス成分を大
いに異ならせた方が有利なため、この種のメモリ回路の
回路図上での表現では、通常、ジョセフソン・スイッチ
Ｊ、Ｊを含む分岐線路中のインダクタンス成分は無視さ
れ、意図的に所定の値以上とされたインダクタンスＬｃ
のみが集約的に示される。

さらに、メモリ・セル列中に含まれる個々の超伝導メモ
リ・ループｌｌ内のジョセフソン・スイッチＪ８を制御
する制御電流ｌｘは、上記のようにジョセフソン・メモ
リ回路としてＸ−Ｙマトリックス構成を採用する場合、
例えばＸ選択（行選択ないしワード選択）電流をも兼ね
ることができるので、これにも括弧書きで行番号をサフ
ィックスとした符号ｌｘ−，、ｌｘ、　、　＝　、　Ｉ
ｘ−、を付してあり、これに対応させて各制御信号線１
３にも同様なサフィックス付きの符号を付しである。

しかし、以降、本明細書の全体を通じ、特定の列や行を
指定したり、特に他の列や他の行と区別する必要のない
ときには、上記各構成子や各電流に付した符号中、それ
らのサフィックスは適宜省略する。

このようなメモリ空間において特定の番地（特定のメモ
リ・セルｌｏ−」、：ｊ−ｘ、ｚ、・・・・・、ｎ）に
二値論理情報を書込むときは、代表的には次のような動
作となる。ただし便宜上、二値論理値“１““０”の中
、超伝導メモリ・ループｌｌ内に所定個数の磁束量子が
捕獲され、永久通電流Ｉｔ、が生じている状態を論理値
“１”に対応させる。

例えばジョセフソン・メモリ・セル１０−Ｉを選択し、
これに論理値“１”を書込む場合には、半選択（行選択
）電流として零でない有意の値の制御電流ｌｘ、を流す
と共に、回路電流１ｙ−＋を同様に零でない有意の値と
し、一方、論理値“０”を書込むときには制御電流！×
−１をのみ立ち上げ、回路電流１ｙ−１は零に保って置
く（流さない）。

その後、当該書込みモードに定められている時間を経過
した時点で制御電流ｌｘ、を零に戻してから回路電流Ｄ
−ｒを零に戻すと（もっとも論理値“０“の書込み時に
は上記のように回路電流１”ｊ−＋は始めから零となっ
ているが）、論理値“１”の書込み動作では選択したジ
ョセフソン・メモリ・セル１０−１の超伝導メモリ・ル
ープｌｌ内に所定個数の磁束量子が取り込まれ、第３図
中、仮想線で示したように永久通電流１．が生じた状態
が残り、論理値“０”を書込んだ場合には当然、超伝導
メモリ・ループ１１−１内には何等、有意の電流が存在
しない状態となる。

このような論理値の書込みに関しては、回路電流■ｙや
制御電流ｌｘを選択的に流すためのスイッチング・ゲー
トの具体的な回路構成等、そのために必要な周辺回路系
の構造が少し変わるにしても、原理として異なる従来例
は殆どない。これに対し、このような各メモリ・セルか
らの記憶内容を読出すに際し、これを非破壊的になそう
とすると、少なくとも何等かの工夫が必要で、従来から
も種々の方法が提案されていた。

そうした中にあって、他の手法に比せば種々の利点が見
込める手法として、本出願人は既に特開昭６３−２８５
７９８号公報にて、論理値″′１′″を読出した時に流
れるセンス電流を論理値“１”の再書込み電流としても
利用する非破壊読出し方法を開示している。そこで、こ
の発明の教示に従い、当該非破壊読出しを満足するため
の回路系を実際に構築すると、それは例えば第４図示の
ようになる。

第３図示のメモリ・セル列と実質的に同一の構成で良い
メモリ・セル列の一端側、すなわち当該メモリ・セル列
を組み上げている回路電流線１２の一端側にはセット・
ゲート２１が、また他端側にはリセット・ゲート２５を
介してセンス・ゲート２２が備えられている。センス・
ゲート２２は一般に電流利得を有するのでセンス・アン
プと呼ばれることが多く、図中でもそのように示されて
いる。

セット・ゲート２１は、電源からの電流■８が与えられ
ているときに制御端子入力に論理値“１”の書込み指令
電流ＩＭが与えられるか、または後述するようにセンス
・アンプ２２から出力電流（センス電流）Ｉｓが帰還さ
れると電圧状態に遷移するゲートであり、対してセンス
・アンプ２２は、電源からの電流■６が与えられている
ときに制御端子に後述の読出し電流■Ｌｏが流れ込むと
電圧状態にスイッチングし、所定の利得を持って負荷イ
ンピーダンスＲＬに出力電流■８を流し込むゲートであ
る。逆に、そのような制御電流ＩＭ　＊　ＩＳ　＋　Ｉ
ＬＯが流れ込んでいないときには、例え電源電流１ｗ、
ＩＲが与えられても、それら各ゲート２１　、２２は零
電圧状態を保ち、入出力をそれぞれ接地（セット・ゲー
ト２１の側にのみ符号Ｅで図示）に落としている。

そのため、この状態下においては、回路電流線１２はそ
の一端でセット・ゲート２１の制御人力からゲート内超
伝導経路を介して接地計に、また他端ではリセット・ゲ
ート２５からセンス・アンプ２２内の超伝導経路を介し
て接地Ｅに接続される結果、リセット・ゲート２５も零
電圧状態を保っている限り、一般にこの種のジョセフソ
ン・メモリ回路で当該接地Ｅを構成している回路基板上
のグラウンド・プレーンを含み、一つの大ぎな超伝導ル
ープ２３（図中、仮想線）が形成される。このループ２
３は、後述する所から理解されるように、論理値“１”
の読出しループないしは電流放出ループと呼ぶことがで
きる。

次に、この従来例のジョセフソン・メモリ回路２０の動
作につき説明するが、まず書込みについては、すでに第
３図に即して述べた所と木質的に変わりはない。

すなわち、選択した超伝導メモリ・ループｌｌ中に論理
値“１”を書込むときには、Ｘ選択電流としての制御電
流■×を流すのみならず、セット・ゲート２１の制御入
力に論理値“１”の書込み指令電流Ｉ。を与えて当該セ
ット・ゲート２１を電圧状態に遷移させ、回路電流線１
２に回路電流ｘｙを流し込み、一方、論理値“０”を書
込む場合には、セット・ゲート２１に“１”書込指令電
流ＩＭを与えることなく制御電流Ｉｘのみを流す。後者
の場合、選択された超伝導メモリ・ループ内の前状態が
“１”であることも当然にあるが、この場合にも制御電
流ｌｘのみを流すだけでも、当該超伝導メモリ・ループ
ｌｌ中に流れている永久還電流■、との相乗効果により
ジョセフソン・スイッチＪ５を一旦、電圧状態に遷移さ
せ、当該永久還電流ＩＬを放出できるので、何等問題が
ない。

ただし、詳しくは当該従来例に係る上記公報中の参照に
任すが、このような従来例構成のジョセフソン・メモリ
回路２０においては、特に論理値“１”の書込みや後述
する論理値“１”の非破壊的な読出し後には、上述した
読出しループｌｌ中の電流状態が不確定になることがあ
るため、残留電流分があった場合にもこれを確実に回路
電流線１２から追い出すのに必要な動作として、これか
ら開始するモードが書込みモードであるか読出しモード
であるかにはかかわらず、各モードの動作開始に先立ち
、まずはリセット・ゲート２５にリセット電流■□アを
与え、所定の時間幅だけ一旦、これを電圧状ごとし、読
出しループ２３を一瞬でも開放することが必要となる。

以上の書込みモード時の動作に対し、選択された超伝導
メモリ・ループ１１（ないしメモリ・セル１０）からの
非破壊的な記憶内容の読出しモードでは、次のような動
作となる。

読出しモードに入ると、セ＝Ｉト・ゲート２１にもセン
ス・アンプ２２にも、共にそれぞれ、電源電流Ｉｗ、Ｉ
Ｒが与えられる。電源電流■□は、今が読出しモード下
にあることを外部回路系に知らせる読出しモード電流と
呼ぶこともできる。

この状態で、読出しの対象として選択した超伝導メモリ
・ループ１１の制御信号線１３に制御電流ｌｘを流すと
、当該超伝導メモリ・ループｌｌ内の記憶内容が論理値
“０”であった場合には、それからの永久還電流■、の
読出しループ２３への放出は当然にないので、センス・
アンプ２２に回路電流としての読出しモード電流■８が
与えられていても当該センス・アンプ２２は零電圧状態
を保ち、その出力に付与されている負荷抵抗Ｒ，には何
等有意の電流が生ずることがなく、これをして外部回路
系は選択されたジョセフソン・メモリ・セルｌＯ中の記
憶内容が論理値“０″であったことを知ることができる
。

一方、選択された超伝導メモリ・ループ１１ないしメモ
リ・セル１０の記憶内容が論理値“１”であった場合に
は、当該セルｌＯのジョセフソン・スイッチＪｓに対し
、制御電流ｌｘが与えられると、このセルの超伝導メモ
リ・ループｌｌ中に流れていた永久還電流ＩＬとの相乗
効果により、当該メモリ・ループｌｌ中の当該ジョセフ
ソン・スイッチＪ、が一旦電圧状態に遷移し、したがっ
て読出しループ２３内にその超伝導メモリ・ループ１１
からの放出電流ｉｔ、ｏが流れる。

こうなると、この読出しモード時にはセンス・アンプ２
２に回路電流としての読出しモード電流ＩＲが与えられ
ているため、当該放出電流■、。の流入によってセンス
・アンプ２２が電圧状態に遷移し、当該センス・アンプ
２２から論理“１“の読出しを表すセンス電流Ｉ、が負
荷抵抗ＲＬに対して流れ出る。

しかるに、ここまでの動作だけであるならば、こうした
論理値“１”の読出しは破壊的な読出しである。が、こ
の第４図示の従来回路系では、次いで直ちに、少なくと
も等価的に非破壊読出しを満足するための再書込み動作
が生起する。

すなわち、センス・アンプ２２が電圧状態に遷移し、負
荷抵抗Ｒしにセンス電流Ｉｓが流れると、これは再書込
み信号線２４を介し、電源電流１ｗが与えられているセ
ット・ゲート２１の入力に帰還され、その結果、当該セ
ット・ゲート２１にしてみれば、その制御入力に既述し
た“１”書込み指令電流と同様の機能を持つ再書込み指
令電流が与えられたことになるので、先に論理値“１”
の書込みついて述べたと類似のメカニズムにより、当該
セット・ゲート２１はこの時点で電圧状態に遷移し、回
路電流線１２に対して回路電流ｔｙを流し込むように動
作する。

そして、このと鮒にもまだ、上記読出しのために選択さ
れたジョセフソン・メモリ・セルｌＯには制御電流ｌｘ
が流されているので、両者の相乗効果により、このメモ
リ・セル１０の超伝導メモリ・ループｌｌ内には再度論
理値“１”が書込まれ、もフて等価的な非破壊読出しが
満足される。

［発明が解決しようとする課題］上記したように、ジョセフソン・メモリ・セル１０ない
しその超伝導メモリ・ループ１１内への二値論理情報の
書込みついてはともかく、破壊読出し後の再書込み手順
に従っても良いとは言え、少なくとも読出しモード終了
時においては等価的な非破壊読出しとなっていることを
満たし、かつまた二線アクセス可能で、検出のための信
号レベルも公知のセンス・ゲート（センス・アンプ）構
成で十分な程度に採ることができるようにしようとする
と、どうしても何等かの工夫が必要となる。

そうした中にあって、既述した第４図示の回路系は、従
来の他の手法、例えば各メモリ・セルの一つ一つに専用
のセンス・ゲートを要する極めて大損りなものとか、あ
るいはまた、超伝導メモリ・ループに捕えさせる磁束量
子の数に着目し、例えば二つ、一つ、零の三状態間の遷
移を利用するような、動作余裕、設計自由度の少ない手
法に比し、優れた非破壊読出し原理を提供している。

が、それでもなお、未だ改良を要する余地はあり、まず
、一つの問題として指摘できることは、第４図示構成で
はその原理上、セット・ゲート２１とセンス・アンプ２
２とを各回路電流線１２の両端に振り分けて接続しなけ
ればならないことである。

これはつまり、センス・アンプ２２からセット・ゲート
２１に帰還される再書込み指令電流Ｉ、の供給線路（再
書込み信号線）２４が相当長くなることを意味し、これ
は単に動作時間的な問題というよりも、むしろ、実際に
集積回路化する場合に構造の複雑化や集積度の低下を招
き、メモリ・セルないしメモリ・セル列の相互配置設計
の自由度を損う要因ともなり得る。もちろん、実際の基
板上の回路配置バタンの如何によっては、セット・ゲー
ト２１とセンス・アンプ２２とを位置的に近接して配置
することも可能であり、再書込み信号線２４に関しては
これを短くすることもできるが、そうすると今度は、回
路電流線１２の他端からリセット・ゲート２５を介しセ
ンス・アンプ２２の制御入力に至るまでの配線長が長く
なり、上記した種々の欠点はやはり克服し得ない。

さらに、第４図示の従来のジョセフソン・メモリ回路２
０では、先に少し述べたように、論理値“１”の書込み
や非破壊読出し後には超伝導読出しループ２３中に不確
定な電流状態が予想されるので、これを防ぐために実際
上、リセット・ゲートｚ５をほぼ必須の構成要素とする
。しかし、回路を簡素化し、集積密度を向上するために
は、ある意味で止むを得ず設けられているこのようなリ
セット・ゲートはないに越したことはないし、さらに言
うなら、根本的にそのようなゲートの必要性を促す不確
定な電流状態がそもそも生起しないようにしたい。また
、回路構造上や集積密度の問題だけではなく、リセット
・ゲート２５のために専用のタイミングを必要とするこ
と、つまりリセット電流ｒＲｓｔの供給電源として専用
の電源（一般には単極性パルス電源となる）を必要とす
ることも不都合である。それでなくとも、最近、本出願
人の発表した世界光のジョセフソン・コンピュータを契
機として、将来的により一層の発展が見込まれるこの種
のジョセフソン回路系においては極めて多くのタイミン
グ関係が必要になってくることが容易に予想されるので
、例え一つと言えども、必要とするタイミング数は減ら
したい。

もっとも、第４図示のメモリ回路構成を導出した既述の
公報中には、リセット・ゲート２５に代えて単に抵抗を
超伝導読出しループ２３中に直列に挿入し、残留電流は
熱に変換することで消去しても良い旨、記載があるが、
このような抵抗は正規の超伝導メモリ・ループｌｌ中か
らの放出電流に対しても損失要因となるので、実用レベ
ルではどうしてもリセット・ゲート構成が必要となる。

本発明はこうした事情に鑑み、メモリ・セル列の各メモ
リ・セルからの非破壊読出しを可能にしながら、第４図
示の従来における最も優れたジョセフソン・メモリ回路
に対してもなお指摘されていた上記欠陥を克服し、電流
不確定状態の存在もなく、セット・ゲートとセンス・ア
ンプ間の配線も短くできるジョセフソン・メモリ回路を
提供せんとするものである。

［課題を解決するための手段］本発明は上記目的を達成するため、既述の第３図示の構
成によるメモリ・セル列、すなわち、一対の電流注入端
子を有する超伝導メモリ・ループと、この超伝導メモリ
・ループに設けられ、外部からの制御電流により臨界電
流値の制御を受けて零電圧状態と電圧状態の間で遷移し
、当該超伝導メモリ・ループを選択的に閉成、開放する
一つ以上のジョセフソン・スイッチと、上記制御電流を
流すための制御信号線とを有し、超伝導メモリ・ループ
中に永久還電流が流れているか否かにより二値論理値を
弁別的に記憶する超伝導メモリ・セルを一つ以上、それ
ぞれの超伝導メモリ・ループに備えられている上記一対
の電流注入端子を介して回路電流線に直列に接続して成
るメモリ・セル列に対し、さらに次のような構成要素を
付与する。

まず、二値論理値の中、上記したメモリ・ループ中の永
久還電流の存在に対応させた一方の論理値に関し、その
書込み指令電流が制ａｌｌ端子を介して流入すると電圧
状態に遷移し、その出力端子から上記回路電流線の一端
を介して該回路電流線中に回路電流を流し゛込むセット
・ゲートを設ける。

加えて、このセット・ゲートの出力端子が接続されてい
る回路電流線の同じ端部には、キャパシタンス要素を直
列に介してセンス・ゲートの制御端子を結合する。

ただし、このセンス・ゲートには負の制御入力で動作す
るものを用いる。つまり、当該ゲートの接地側端子から
入力し、ゲート内部の超伝導経路を介して制御端子から
出力して行く電流により、零電圧状態から電圧状態に遷
移できるものを選び、さらに望ましくは、一般にセンス
・アンプと呼ばれるように、ある程度以上に大きな電流
利得を持つものを選ぶ。このような負入力型センス・ゲ
ートとして適当かつ簡単なものの一例としては公知のス
キッド・ゲート構成を利用できる。

本発明ではさらに、このような負入力型のセンス・ゲー
トが零電圧状態にあるとき、既述のキャパシタンス要素
と当該センス・ゲート内の上記した超伝導経路との直列
回路を含む電流経路により回路電流の両端が短絡される
ように、当該回路電流線の他端（セット・ゲートやセン
ス・ゲートが接続されているのとは対向する端部）をセ
ンス・ゲートの接地側端子に電気的に接続する。これに
より、メモリ・ループ中から永久還電流が選択的に放出
されたと診、この放出電流を微分電流として流し得る読
出しループが形成される。一般にこの種のジョセフソン
・メモリ回路では、基板上に基準電位（接地電位）を形
成するグラウンド・プレーンが設けられているので、本
発明の一態様に従うように、このような回路電流線他端
とセンス・ゲート接地側端子間の接続には、その電流経
路の少なくとも一部としてこのグラウンド・プレーンを
利用することができる。

さらに、どれかの超伝導メモリ・ループからそれの保持
していた永久還電流が読出しループ中に微分電流として
放出され、これがセンス・ゲートに対し、その接地側端
子から制ａＯ端子を介して流出する負の制御電流として
与えられた結果、当該センス・ゲートが電圧状態に遷移
し、その出力端子からセンス電流を流出させたときには
、このセンス電流の少なくとも一部を再書込み指令電流
としてセット・ゲートの制御端子に帰還させ得るように
、センス・ゲートの出力端子とセット・ゲートの制御端
子とを接続する再書込み信号線を設ける。

上記構成が本発明の最も基本的な態様を開示しているが
、この基本構成を応用し、さらに通常のＸ行Ｙ列メモリ
空間を構成する場合には、上記したメモリ・セル列を行
方向に複数列並設し、各メモリ・セル列ごとに上記した
セット・ゲートとセンス・ゲートの組を一組づつ備えさ
せると共に、そのようにして並設される各メモリ・セル
列に含まれるメモリ・セルの個数を同じとし、各メモリ
・セル中のジョセフソン・スイッチの臨界電流値を制御
するために設けられている制御信号線を、それぞれ、行
方向に並設されている複数のメモリ・セル列中にあフて
対応する位置を占めるメモリ・セル群に共通のワード選
択線とする。

［作　　用］本発明の構成に従ったジョセフソン・メモリ回路によれ
ば、通常の設計手続である各ゲート回路電流やゲート制
御電流、ジョセフソン・メモリ・ループ中のジョセフソ
ン・スイッチに対する制御電流（Ｘ選択電流ないしワー
ド線電流）の各タイミング関係を適当に設定するだけで
、各ジョセフソン・メモリ・セルからの記憶内容を非破
壊的に読出すことがで幹る。

換言すれば、読出しモード時にてそのときどきで選択さ
れたジョセフソン・メモリに永久遠雷流の存在に対応す
る論理値（便宜上、論理値“１“をこれに対応させる）
が記憶されていた場合、旦、当該論理値”１”の読出し
動作に従ってこのメモリ・ループから当該永久還電流が
その放出ループである読出しループに放出されても、再
度、そのメモリ・ループ中に永久還電流生成のための電
流を注入することがで酋る。

また、このように、単に論理値“１”の非破壊的な読出
しが可能となるだけではなく、読出しモード終了後にお
いて読出しループ中に残存電流が残るようなこともない
。

これはすなわち、本発明においては特徴的なことに、当
該読出しループ中にキャパシタンス要素が直列に介在し
ており、また、センス・ゲートにはその接地側端子から
制御端子に抜ける方向に流出する負の制御電流によって
スイッチングするセンス・ゲートを用いているため、読
出しモード時にそのときどきで選択されたジョセフソン
・メモリ・セルの超伝導メモリ・ループから読出しルー
プに放出された電流は微分波形の電流となり、そのよう
な微分波形の電流は、それによって負入力型のセンス・
ゲートを動作させ、当該論理値を読出させた後、キャパ
シタンス要素のキャパシタンスを含む所定の回路時定数
に従って自動的に消滅するからである。当然、従来は必
要であった残存電流消去のためのリセット・ゲートや熱
変換抵抗等は本発明のジョセフソン・メモリ回路では原
理的に不要となる。なお、超伝導メモリ・ループに関し
、電流出し入れのない論理値“０”の読出し動作が非破
壊的になるのはもちろんである。

さらに、本発明によると、セット・ゲートと負入力型の
センス・ゲートは各メモリ・セル列ごとに一組づつ、そ
の一端側にのみ、集約的に配置し得るので、センス・ゲ
ートの出力端子からセット・ゲートの制御端子への電流
帰還線路（再書込み信号線）も、第４図示の従来例に比
し、相当に短くすることがで包る。

超伝導メモリ・ループへの論理値“１”または“０”の
選択的な書込みは、当該超伝導メモリ・ループへの制御
電流印加に際し、セット・ゲートを選択的に電圧状態に
しておくか否かで、すでに述べた従来例と同様の手続に
従い同様の原理で行なえる。ただこのときにも、本発明
の場合、従来例と異なり、論理値”１”の書込みのため
、選択した超伝導メモリ・ループに永久還電流を注入す
る際、その書込み用電流ループは上記した読出しループ
とは別途なものとなるので、当該書込みモード終了後、
読出しループ中に不確定な電流状態が生起するおそれが
ない。

［実　施　例］第１図には本発明に従って構成されたジョセフソン・メ
モリ回路３０の望ましい一実施例が示されている。図中
、すでに説明した第３．４図中と同一の符号の付されて
いる構成要素は本発明のジョセフソン・メモリ回路にお
いてもそれら従来例におけると同一ないし同様な構成要
素を示す。

本発明を通用することにより、非破壊読出しが可能な超
伝導メモリ・セル列は、実質的に一般的な形態として既
述した第３図示のメモリ・セル列と同様の構成を有して
いて良い。

すなわち、超伝導メモリ・ループ内に一つ以上の磁束量
子が捕えられているか否か、すなわち永久還電流が流れ
ているか否かにより、選択的、弁別的に記憶している二
値論理値の“１“　、”０”を表す磁束量子利用型のジ
ョセフソン・メモリ・セル１０が複数個（１０−、〜ｉ
ｏ−，）　、−本の回路電流線１２中に直列に接続され
ており、これが一列分のメモリ・セル列を構成している
。これをさらに、−数的なＸ行Ｙ列マトリックス構成に
よるメモリ空間に展開する場合には、こうしたメモリ・
セル列を複数列、行方向に並設するが、これについては
後に述べるものとし、ここでは図示されている一列分の
メモリ・セル列についてのみ、説明を続ける。

図示されている個々のジョセフソン・メモリ・セル１０
は、基本的には交流スキッド構成を採るもので、少なく
ともまず、所定個数の磁束量子を選択的に捕獲し得る超
伝導メモリ・ループ１１を有している。この超伝導メモ
リ・ループ１１上には、磁気結合した制御信号線Ｉ３を
流れる外部制御電流ｌｘによりその臨界電流値が制御さ
れる少なくとも一つのジョセフソン・スイッチＪｉと、
回路電流線１２に直列に挿入されるための一対の電流注
入端子Ｐ、　、　Ｐ、が備えられている。これら電流注
入端子Ｐｒ　、　Ｐｇは、そのとぎときのセル動作状態
に応じ、どちらが一方が電流の流入側となり、他方が流
出側となる。

なお、各超伝導メモリ・ループｌｌ中の個々のジョセフ
ソン・スイッチＪ３は、制御信号線１３が磁気結合した
単体のジョセフソン接合によフて構成できるが、より一
般的には、これ自体、三接合型等の直流スキッド構成と
されることも多い。

さらに、超伝導メモリ・ループ１１は、上記した一対の
電流注入端子Ｐｌ、ｈを界にしてみると、右と左の二つ
の分岐線路（ブランチ）に分けることが可能であり、図
示の場合には左側の分岐線路中に既述したジョセフソン
・スイッチＪｓが直列に挿入されているのであるが、対
して右側の分岐線路中にはインダクタンスし。が直列に
挿入されている。実際には当然、左側の分岐線路中にも
インダクタンス成分が見込めるが、一般には左右分岐線
路中のインダクタンス成分は大いに異ならせた方が有利
なため、この種の交流スキッド利用型のメモリ・セルで
は通常、その回路図上での表現として、ジョセフソン・
スイッチＪ５を含む左側分岐線路中のインダクタンス成
分は無視され、集約的な意味でインダクタンスＬＣのみ
が示される。

ただし、図示の超伝導メモリ・セル１０の構成はあくま
で例示のために原理的な構成を示したものであワて、実
際にはより複雑な構成となることが多い。ジョセフソン
・スイッチＪｌが既述のようにそれ自体、複数のジョセ
フソン接合を有する構成になっているのみならず、その
ようなジョセフソン・スイッチング・ゲート構造が超伝
導メモリ・ループｌｌ中の複数個所に設けられていたり
、あるいはまたインダクタンス成分が各所に見込まれた
り、さらには必要に応じ、共振抑制用のダンピング抵抗
が付されたりする場合もある。

が、いずれにしろそうしたものも、等価回路的には図示
構成にて原理的な動作説明を行なえる。

例えば論理値の書込や読出しに関して開閉制御を受ける
ジョセフソン・スイッチがあれば、それが代表的に図示
ジョセフソン・スイッチ、＋ｓとして示されており、ま
た各所にインダクタンス成分が見込まれていても、それ
らは超伝導メモリ・ループ１１を全体として外部から見
た動作に関与する合成インダクタンス成分として集約的
にインダクタンスＬｃで示されていると見ることができ
れば、そのようなセルも本発明に用いることができる。

さらに言うなら、本発明の要旨構成中に言うように、超
伝導メモリ・ループと、この超伝導メモリ・ループに設
けられた一対の電流注入端子と、超伝導メモリ・ループ
に設けられ、外部からの制御電流により臨界電流値の制
御を受けて零電圧状態と電圧状態の間で遷移し、当該超
伝導メモリ・ループを選択的に閉成、開放する一つ以上
のジョセフソン・スイッチと、臨界電流値制御用の該制
御電流を流すための制御信号線とを有し、超伝導メモリ
・ループ中に永久還電流が流れているか否かにより、二
値論理値を弁別的に記憶できる超伝導メモリ・セルであ
れば、等しく本発明のジョセフソン・メモリ回路中の超
伝導メモリ・セルとして用いることができる。

複数のメモリ・セルｌＯを直列に接続している回路電流
線１２の一端（図示の場合、上端）側にはセット・ゲー
ト２１の出力端子が負荷抵抗を介して接続しており、当
該セット・ゲート２１の制御端子には論理値“１”の書
込み指令電流ＩＭが選択的に入力可能となっている。た
だし木項でも、説明の便宜上、超伝導メモリ・ループｌ
ｌ内に所定個数の磁束量子が捕えられ、永久還電流が流
れている状態を論理値“１”の記憶状態に対応させてい
る。

セット・ゲート２１の出力端子が接続している回路電流
線１２の同じ端部（上端）側には、キャパシタの回路図
記号で示されたキャパシタンス要素ｃ０を直列に介し、
負の制御電流でスイッチング動作するセンス・アンプ４
０の制御端子が接続している。センス・アンプ４０はセ
ンス・ゲートと読み換えて良いが、電流利得が高い方が
望ましいので、アンプという表現を用いている。

センス・アンプ４０の出力は、図示しない外部回路系に
対して本ジジセフソン・メモリ回路３ｏの読出し結果を
センス電流Ｉｆｆの供給という形で表すため、出力端子
Ｔ。に接続されているが、同時に、当該出力端子Ｔ０は
再書込み信号線２４を介し、セット・ゲート２１の制御
端子にも接続している。

このようなセット・ゲート２１やセンス・アンプ４０の
中、セット・ゲート２１は通常の正入力型のジョセフソ
ン・スイッチング・ゲート、すなわち制御電流がゲート
内部に向けて流入すると電圧状態に遷移し、出力電流を
生ずるもので良いので、これには直流スキッド構成とか
電流注入型構成等、公知既存のジョセフソン・スイッチ
ング・ゲート構造の中から適当なるものを選択すること
ができる。中でも゛、特開昭５６−３２８３０号公報や
特開昭５７−９９０３４号公報にての本出願人による開
示以降、すでにこの種の分野において単に４ＪＬ型と略
称される程周知となっている電流注入型四接合閉ループ
・ジョセフソン・スイッチング・ゲートの採用は望まし
い。簡単な構成の割に十分な電流利得を採れる（人力感
度が高い）からである。

いずれのタイプを利用するにしても、本発明のセット・
ゲート２１として利用できるジョセフソン・スイッチン
グ・ゲートは、第１図中に単にブロックで示すように、
ゲート電源である回路電流の与えられる端子、接地側に
接続される端子、制御電流を受ける端子、そして制御電
流を受けたとき外部回路に出力電流を送り出す出力端子
を有する四端子回路で表現できる。

センス・アンプ４０も、同様に回路図上での表現では四
端子回路で表すことができるが、本発明に通用されるセ
ンス・アンプ４０は上記したように負の制御入力で動作
するものであることが必要である。つまり、当該ゲート
の接地側端子から入力し、ゲート内部の超伝導経路を介
して制御端子から出力して行く電流によって零電圧状態
から電圧状態に遷移することにより、出力端子を介して
出力電流（センス電流）を出力で餘るものである必要が
あり、その上で、先に述べたように、ある程度以上に大
きな電流利得を持つものが望ましいし、また実際上、読
出しループ２３中に選択的に流れる論理値“１”の読出
し電流（後述）の損失を抑えるため、その入力インピー
ダンスが十分低く、零または零に近いもの程良い。

このような負人力型センス・アンプ４０として適当かつ
簡単な回路構成のものを公知例の中から探すのならば、
二接台ないし二接台スキッド・ゲートがあるが、第２図
にはその中、二接台スキッド・ゲートの基本構造に対す
る等価回路が示されている。

説明すると、超伝導閉ループ４２があり、これに一対の
ゲート電流注入端子が備えられている。ただし、その中
、一般に接地Ｅの側に接続される方を接地側端子、他方
を回路電流端子と呼ぶことができる。

超伝導閉ループ４２には、一対の電流注入端子を界とし
ての左右の各分岐線路中にそれぞれジョセフソン・スイ
ッチＪ＋　、　Ｊｚが備えられ、また、各ジョセフソン
・スイッチＪｌ　、　Ｊ２には直列にインピーダンスＬ
ｍ　、　Ｌａが配されている。そして、これらインピー
ダンスＬ２　、　Ｌａに対し、制御電流を流すための制
御電ｔｊＥ＆ｉに備えられているインピーダンスＬ＋　
、　Ｌｓが磁気的に結合している。

このような構造であれば、回路電源としての回路電流■
８を超伝導閉ループ４２に流し込んだ状態で、接地Ｅか
らインピーダンスＬ＋　、　Ｌｓを通り図示矢印方向に
抜ける制御電流ＩＬＯが制御電流線に印加されると各ジ
ョセフソン・スイッチＪ、　、　Ｊ、を電圧状態に遷移
させ、それまで直流閉ループ４２を介して接地に抜けて
いた回路電流■８を出力端子Ｔ。から外部への出力電流
■５として転流することができる。

このような二接台スキッド・ゲート４１を本発明のセン
ス・アンプ４０として選択した場合には、上記で回路電
流、制御電流、そして出力電流に用いた各符号はそのま
ま、第１図中で用いられている各符号に対応し、すなわ
ち、第２図中の制御電流ＩＬＯは、後述する第１図示の
メモリ回路の動作における永久還電流ｒＬの読出しルー
プに対する放出電流ＩＬＯに対応し、第２図中のゲート
出力電流■５は第１図中のセンス電流■５に対応する。

また、第２図中の回路電流ＩＲは第１図中の回路電力に
対応する外、これも後述のように、読出しモードの指令
電流■７と呼ぶこともできる。

実際上、本発明に必要な負入力型センス・アンプ４０と
してこのような二接台スキッド・ゲート４１が望ましい
のは、全く同一の回路構成であっても電源と接地とに対
する制御電流線両端の継ぎ換えや、さらに改変を要する
にしてもインピーダンス結合部分の設計変更等、ｗｉ阜
な手段で正入力型、負人力型のどちらも得ることができ
、かつ、必要な電流利得を取り得るからである。入力イ
ンピーダンスも十分低い。ただしもちろん、これは限定
的なことではなく、二接台型でも上記同様の機能を持つ
外、電流注入タイプであるＪＪＬ型のスイッチング・ゲ
ートを含む回路構造であっても、第２図示のような二接
台スキッド利用時とは異なり、単段ゲートでという訳に
はいかないにしろ、本発明のセンス・アンプ４０として
利用可能なスイッチング回路は構成可能である。

ここで注意すべきは、通常、この種のジョセフソン回路
系において普通に設けられる基板上のグラウンド・プレ
ーンを、この実施例では回路電流線１２の他端とセンス
・アンプ４０の接地側端子Ｅとの間の接続に合理的に利
用しているということ、換言すれば、本発明によると、
この実施例に認められるように、特に専用の配線用線路
を別途に用意せずとも、回路電流端子１２の他端から当
該グラウンド・プレーンを通りセンス・アンプ４０の接
地側端子に至り、当該センス・アンプ４０の接地側端子
からゲート内部の超伝導経路である制御信号線を抜け、
キャパシタ要素Ｃ０を介して回路電流線の上端に戻る電
流ループ経路２３（仮想線）を形成できるということで
ある。このループ経路２３は、以下に述べる読出しルー
プｚ３となる。

このような構成による本発明のジョセフソン・メそり回
路３０を用いての二値論理情報の書込み、読出しは、例
えば次のような手順でなすことができる。

まず、書込みモード下にあって選択した超伝導メモリ・
セルＩＯないしその超伝導メモリ・ループ１１への論理
値“１”の書込みは、セット・ゲート２１に電源電流（
ゲート電流）Ｉｌｌを与えた状態で、論理値“１”の書
込み指令電流ｒＭであるゲート制御電流をこのセット・
ゲート２１に流し込み、当該セット・ゲート２１を電圧
状態にスイッチングし、出力電流１ｙを生じさせて、こ
の出力電流Ｉｙを回路電流線１２の一端から接地に抜け
る当該回路電流線の回路電流ｘｙとして印加する。

一方、回路電流線１２に直列に挿入されている複数個の
ジョセフソン・メモリ・セル１Ｏ−１〜１Ｏ−０の中、
そのと幹どきで書込み対象として選択した超伝導メモリ
・セルの制御信号ｌ！１３には制御電流ないしＸ選択電
流ｌｘを流す。

すると、この選択されたジョセフソン・メモリ・セルｌ
Ｏのジョセフソン・スイッチＪＳのみが電圧状態に遷移
するので、その後、制御電流Ｉ×を先に切ってからセッ
ト・ゲート２１への電源電流■。を立ち、回路電流ｘｙ
を立ち下げることにより、当該セル１０の超伝導メモリ
・ループ１１中には注入電流の大きさに応じた複数個の
磁束量子が捕えられ、第１図中、ジョセフソン・メモリ
・セル１Ｏ−１の超伝導メモリ・ループＩＬｔに代表さ
せて括弧書ぎの符号ＩＬで示すように、当該選択されて
いるメモリ・セルの超伝導メモリ・ループ１１には永久
還電流ＩＬが発生し、もって論理値“１”の書込みが全
うされる。

この論理値“１“の書込み動作は、それ以前のジョセフ
ソン・メモリ・セルｌＯの記憶内容の如何にはかかわら
ない。例え論理値“１″が記憶されていて、その超伝導
メモリ・ループ１１に永久還電流夏、が存在していた状
態にあっても、上記のように回路電流ｘｙと制御電流ｌ
ｘの存在により当該メモリ・ループ中のジョセフソン・
スイッチＪｓが一旦でも電圧状態にスイッチングすれば
、それにより、以前に存在していた永久還電流ＩＬは後
述する電流放出ループないし読出しループ２３に放出さ
れ（記憶内容の消去に相当）、その後に再度、この超伝
導メモリ・ループ！１に永久還電流■、が改めて書込ま
れる状態となるからである。

なお、このように以前の記憶内容の消去時に選択された
超伝導メモリ・ループ１１から読出しループ２３に放出
される電流ＩＬＯは、すでに述べたセンス・アンプ４０
の接地側端子から制御端子に抜け、キャパシタ要素Ｃ０
を通ワて還流する微分電流となり、この経路の微分時定
数に従って消滅するが、この書込みモード下においては
センス・アンプ４０には電源電流ＩＲが与えられておら
ず、アクティブになってはいないため、センス・アンプ
４０は単にその内部の制御線電流経路が超伝導線路とし
て放出電流■、。の通り道となるだけである。

このような論理値“１“の書込みに対し、論理値”０“
を書込む場合には、セット・ゲート２１に“１”書込み
指令電流ＩＭを与えることなく、選択したジョセフソン
・メモリ・セル１０に制御電流Ｉ×のみを印加すれば良
い。

選択されたジョセフソン・メモリ・セルＩＯのそれ以前
の記憶内容が論理値“０”であフた場合には、この書込
みモード下において制御電流Ｉ×のみが印加されても何
の状態変化も起きず、そのジョセフソン・メモリ・セル
の超伝導メモリ・ループ１１には制御電流Ｉｘの立ち下
げ後、以前と同様に何の有意の電流も存在せず、これを
して新たに論理値”０”が記憶された状態となり得る。

一方、選択したジョセフソン・メモリ・セル１０に予め
“１”が書込まれていた場合には、上記制御電流Ｉｘの
印加に伴い、自動的に論理値”０”への書替え動作が生
起する。

つまり、そのメモリ・セル１０が論理値”１”の記憶状
態にあって超伝導メモリ・ループ１１に予め永久環電流
ＩＬが流れていた場合には、制御電流ｌｘの印加により
、その超伝導メモリ・ループ１１に回路電流ｘｙが与え
られていなくとも、当該制御電流１×と永久環電流ＩＬ
との相乗効果により、いわゆるポルテックス遷穆によっ
て当該超伝導メモリ・ループ１１のジョセフソン・スイ
ッチＪｓが一旦、開き、それにより永久環電流■、を上
記した読出しループ２３中に放出することができる。

このようにして、記憶内容を一旦消去した後にジョセフ
ソン・スイッチＪｓが再び閉じるので、制御電流ｌｘの
立ち下げ後、すなわち書込みモード終了時以降、最早そ
の超伝導メモリ・ループ中には有意の電流が存在しない
状態となり、所期通り、論理値“１”が論理値“０”に
書替えられたことになる。

次に、本発明の特徴が良く表れる非破壊読出し動作につ
き説明する。

読出しモード下では、センス・アンプ４０に電源電流（
ゲート電流）ＩＲを与え、これをアクティブにした状態
下で、−本の回路電流線１２に直列となっている複数個
の超伝導メモリ・ループ１１−０〜ＩＬ、の中、読出す
べきジョセフソン・メモリ・セルｌＯ，，ｊの超伝導メ
モリ・ループ１１−、に対し、制御電流ないしＸ選択電
流■×を与える。

以下、サフィックスは省略するが、今、当該選択された
ジョセフソン・メモリ・セル１０が論理値“１“を記憶
しており、その超伝導メモリ・ループ１１中に予め永久
環電流■１が存在していたとする。ちなみに、超伝導メ
モリ・ループ１１内の当該制御電流ＩＬの大きさは、そ
の超伝導メモリ・ループｌｌ内にに個の磁束量子が捕え
られていたとすると、−磁束量子をへで表して、Ｌｃｉ、、４ｋ　−＋ａ　　　　　　　　　　　・”・
（１）なる式から導出される。ここでＬＣは、既述した
通り（また図示もしているように）、超伝導メモリ・ル
ープ１１に持たされているインダクタンスである。

しかるに、読出しモード下においてＸ選択電流Ｉ×が流
され、これにより制御を受けるジョセフソン・スイッチ
Ｊ５が最早、−個の磁束量子をも捕えられない状態にま
で、その臨界電流値が下げられると、当該ジョセフソン
・スイッチＪＳは電圧状態にスイッチングし、超伝導メ
モリ・ループｌｌ内に捕えられていた永久環電流１．が
上記のように超伝導読出しループ２３に放出される。

この永久環電流を放出した超伝導メモリ・ループを除く
他のループ群の等価インダクタンスおよび超伝導読出し
ループ２３の直列インダクタンスをまとめて等価インダ
クタンスし。にて表すと、この放出電流■、。、すなわ
ち超伝導読出しループ２３内を流れるようになった論理
値“ｌ”の読出し電流■Ｌｏの大きさは、一般に上記し
た等価インダクタンスし８と超伝導メモリ・ループのイ
ンダクタンスｔ、ｃとの関°係がＬＢ〉〉Ｌｃになるこ
とから、はぼ、となる。

もっとも、こうした説明は、厳密にはすでに述べた第４
図示の従来例におけるように、キャパシタンス要素を介
在させない読出しループに定常的に流れ得る超伝導電流
ＩＬＯの大きさに関するものであり、本発明の場合には
当該読出しループ２３中に直列に介在するキャパシタ要
素Ｃ，の存在によって当該放出電流■、。は微分される
が、それでもなお、この説明から、本発明の場合にも超
伝導メモリ・ループ１１に捕えさせる磁束量子の数ｋを
適当な個数以上となるようにし、かつ、キャパシタ要素
Ｃ６の大ぎさを適当な値以上とすれば、選択された超伝
導メモリ・ループ１１から読出しループ２３に放出され
る論理値”１”の読出し電流ＩＬＯの大きさやパルス時
間幅は十分な値を持つようにし得ることが分かる。

この論理値“ｌ”の読出し電流■、。は、例え微分波形
と言えども、読出しモード時にアクティブになっている
センス・アンプ４０にとって正規の負の制御入力端子■
、。となるので、すでに説明した動作原理に従い、これ
が電圧状態にスイッチし、その出力端子Ｔｏから図示し
ない外部回路に対し、論理値“１“を読出したことを表
すセンス電流１ｓが供給される。

しかるに、このような動作は、明らかに破壊読出しであ
るが、本発明によると、センス電流Ｉｓの発生に引き続
ぎ、同じ論理値“１”の再書込み動作が生起する。

すなわち、センス・アンプ４０の出力端子から出力され
たセンス電流Ｉｇは、少なくともその一部が再書込み信
号＆Ｉ２４を介し、再書込み指令電流■工゛としてセッ
ト・ゲート２１の入力に帰還されるので、ここで説明し
ている読出しモード時にも当該セット・ゲート２１に予
め回路電流１ｗを供給しておくようにすれば、当該再書
込み指令電流■。゛の到着により、このセット・ゲート
２１を電圧状態にスイッチングさせ、回路電流線１２に
回路電流ｘｙを与えることができる。

そこで、このときにもまだ、読出し対象の超伝導メモリ
・セルの選択に用いたＸ選択電流ｌｘが流れ続けている
ようなタイミング関係を設定しておくと、すでに説明し
た書込みモード下と同様、再度、当該超伝導メモリ・セ
ル１０ないしその超伝導メモリ・ループ１１に対し、論
理値“１“が再書込みされる。再書込み動作の終了は、
やはりＸ選択電流ｌｘを先に立ち下げてから回路電流■
ｙを立ち下げることによる。

これに刻し、読出しモード下において選択したジョセフ
ソン・メモリ・セル１０の記憶内容が論理値“０”であ
り、その超伝導メモリ・ループ１１中に永久還電流ＩＬ
が存在していなかった場合には、センス・アンプ４０に
電源電流Ｉ８を与えた状態で対応するＸ選択電流線１３
にＸ選択電流ｌｘを与えても、読出しループ２３中に放
出される電流■、。は存在しないから、センス・アンプ
４０の出力端子Ｔ。ｈ）ら流出し得るセンス電流１．の
存在はない。したがフて、図示しない外部の回路系は、
当該読出しタイミングにおいて当該センス・アンプ４０
からのセンス電流ｘｇがないという条件により、そのと
籾に選択されたジョセフソン・メモリ・セルｌＯの記憶
内容が“０”であったことを知ることができる。もちろ
ん、この論理値”０”の読出し動作は超伝導メモリ・ル
ープ１１に対する電流の出し入れがないから、もとより
非破壊的である。

以上、本発明のジョセフソン・メモリ回路３０を単位の
メモリ・セル列、すなわち−ビット線分についてのみ、
説明した。しかし、本発明は通常のＸ行Ｙ列マトリック
ス構成を採るメモリ空間に容易に展開可能である。

その場合には、第１図中に示されている回路電流線１２
を単位のビット線と考え、当該第１図示の回路を行方向
に複数列、並設すれば良い。このとき、各列の回路電流
線ないしビット線ＩＬ、に含ませるメモリ・セルｌＯの
数は同じくシ、第１図示の制御信号線ＩＬ」（Ｊ−１，
２，３・・・・ｎ）が各列の対応する位置にあるメモリ
・セルの全てに共通のＸ選択線となるようにすると、既
述した読出しモードでは、どれか一つの制御信号線ＩＬ
Ｊを選択してそれに制ａｎｔ流Ｉｘ−ｊを流すと、この
制御信号［１３−、に関与している全てのメモリ・セル
の内容が一括的に読出されるワード選択動作となる。し
たがって、制御信号線１３−ｊはワード選択線とも呼ぶ
ことができる。

一方、書込みは各ビットごとになす場合、既述した所に
おいて論理値“０”を選択したビットの超伝導メモリ・
セルにのみ、当該論理値“０”を書込もうとしても、た
だ単にそのセルに対するＸ選択線ないしワード選択線Ｉ
ＬＪにのみ、制御電流ｌｘ−，，を供給しただけでは、
このワード選択線１３−」に接続している全ての超伝導
メモリ・ループ１１の中、論理値“１”を記憶している
セルがあった場合、すでに説明したポルテックス遷移原
理により、そうしたセルの記憶内容も論理値“０”に書
替えられてしまう。

そこで、Ｘ行Ｙ列構成を取り、かつワード選択線構成を
採用する場合には、特に論理値”０”の書込み時には、
選択したビット列以外のビット列は本発明に従う非破壊
読出し動作をさせるべく、既述した読出しモードとすれ
ば良い。

いずれにしても、以上詳説したように、本発明によると
、論理値“１”を記憶している超伝導メモリ・ループか
らその永久還電流の放出という形で当該論理値”１”を
破壊的に読出した後にも、直ちビ同じ論理値“１”を自
動的に再書込みすることができ、少なくとも等価的には
非破壊読出しを満足すべきとする市場の要請に応えるこ
とができる。

のみならず、当該論理値“１”の読出し終了後の状態と
して、先の従来例に関して述べたような読出しループ２
３中の電流不確定状態の発生は合理的に防止し得る。

なぜならば、当該読出しループ中を流れる電流はキャパ
シタンス要素Ｃ０の存在の故に微分的なものであり、当
該キャパシタンス要素Ｃ０のキャパシタンスに従フた時
定数に応じ、所定の時間経過後には必ず零に落ちるから
である。したがって、第４図示の従来例においてはほと
んど必須であったリセット・ゲートや抵抗等は不要にな
る。

さらに、セット・ゲート２１もセンス・アンプ４０も、
メモリ・セル列を構成している回路電流＃９１２の一端
側にのみ、電気的に接続すれば良い。そのため、センス
・アンプ４０の出力端子からセット・ゲート２１の制御
端子に接続される再書込み信号線２４を十分に短いもの
とすることができ、かつ、そのような配線路がメモリ空
間中を横切らないでも済むようになる。

なお、本発明で用いるキャパシタンス要素Ｃａとしては
、文字通り、話電体薄膜を一対の電極で挟んだような通
常のキャパシタ構造であフて良いことはもちろん、少な
くとも所定のキャパシタンスを呈し得るものであれば、
その具体的な構造の如何は問わない。半導体系との共存
が可能な状態であれば、ダイオードの空乏層を利用した
容量等であっても良い。

また、読出しモード下において読出しループ２３に微分
波形で放出される放出電流ＩＬＯの大きさやパルス幅を
センス・アンプ４０により検出可能な値にするためには
、このキャパシタンス要素Ｃ０のキャパシタンスの値を
適当な大きさにすれば良い旨、先に述べたが、望ましい
ことに、実際には余り大きくする必要のないことが多く
、通常のジョセフソン接合系の持っている接合容量と同
程度のピコ・ファラッド・オーダで済むことが多い。既
述の二接台スキッド構成を始め、この種のジョセフソン
回路系におけるスイッチング・ゲートは本質的に高速動
作可能であり、またある程度以上の電流利得ないし入力
感度も見込めるため、センス・アンプ４０としては、負
の人力制御電流となる微分波形の放出電流ＩＬＯがかな
り鋭くても十分に応答可能だからである。

また、上記した各電源電流１ｗ、Ｉｓや“１”書込み指
令電流ＩＭ、　Ｘ選択電流（ワード選択電流）　ｌｘ等
は、それぞれ、互いに所定の位相関係とデユーティ関係
にある単極性パルス電源から得ることができる。

［効　　果］本発明によれば、特に従来問題のあったジョセフソン・
メモリ・セル列中からの非破壊読出しに関し、これを実
現するための回路構造として、簡便で確実な動作のもの
を提供で包るだけではなく、従来例の中で優れた回路構
造にあってもなおかつＵめられた欠点を解消することが
できる。

すなわち、読出しモード下において選択された超伝導メ
モリ・ループからの放出電流はその放出経路中に直列に
挿入されているキャパシタンス要素により微分電流とな
るので、センス・アンプ（センス・ゲート）による検出
動作の後、自動的に零に落ちることができ、従来のよう
に残存電流が生じてしまうおそれがない。

当然、そうした不確定な要因である残存電流消去のため
にリセット・ゲートや抵抗を必須とすることがなく、そ
の分、回路構造は確実に簡素化し、かつ動作信頼性が増
す。

また、少なくとも読出しモード終了時において等価的に
非破壊読出しになっていることを満たすため、破壊読出
しに引き続く再書込み動作を促す関係上、再書込み信号
線として、センス・アンプの出力からセット・ゲートの
制御入力への電流帰還線路を必要とするにしても、本発
明によると当該セット・ゲートやセンス・アンプを複数
のメモリ・セルを直列に接続している回路電流線の一端
側にのみ、電気的に接続すれば良いので、そのような電
流帰還線路は従来例に比し、十分に短くでき、かつメモ
リ空間の配置を邪魔することのない位置に設けることが
できる。

こうしたことから結局、本発明によると、この種のジョ
セフソン・メモリ回路として、簡素な構成でメモリ空間
やゲート配置関係の設計自由度も高く、動作信頼性も高
い、極めて実用的な超伝導メモリ回路を構成することが
できる。

【図面の簡単な説明】

第１図は本発明に従って構成された一実施例としてのジ
ョセフソン・メモリ回路の単位のメモリ・セル列に関す
る回路部分の概略構成図；第２図は本発明で用いる負人
力型センス・アンプに適用可能な一例としての公知の二
接台スキッド・ゲートの概略構成図；第３図は一般的なジョセフソン・メモリ・セル列の概略
構成図；第４図は従来例の中でも優れていると思われる非破壊読
出し方法を満たすために構成された従来のジョセフソン
・メモリ回路における単位のメモリ・セル列に関する回
路部分の概略構成図；である。図中、ｌＯは個々のジョセフソン・メモリ・セル、１１
は超伝導メモリ・ループ、１２は回路電流線、１３は制
御信号線ないしＸ選択またはワード選択線、２１はセッ
ト・ゲート、２３は電流放出ループないし読出しループ
、２４は再書込み指令信号線、２５はリセット・ゲート
、Ｊ８はジョセフソン・スイッチ、４０はセンス・ゲー
トないしセンス・アンプ、４１はセンス・アンプとして
利用できる二接台スキッド・ゲート、である。電源電源１゜粥図回路電！（Ｙｉｌ択電孟月ｖ　（Ｉｙ−＋）１３：制御
信号線粥区

Claims

【特許請求の範囲】

（１）超伝導メモリ・ループと、該超伝導メモリ・ルー
プに設けられた一対の電流注入端子と、該超伝導メモリ
・ループに設けられ、外部からの制御電流により臨界電
流値の制御を受けて零電圧状態と電圧状態の間で遷移し
、該超伝導メモリ・ループを選択的に閉成、開放する一
つ以上のジョセフソン・スイッチと、該制御電流を流す
ための制御信号線とを有し、該超伝導メモリ・ループ中
に永久還電流が流れているか否かにより、二値論理値を
弁別的に記憶する超伝導メモリ・セルと；該超伝導メモリ・セルを一つ以上、それぞれの上記超伝
導メモリ・ループに備えられている上記一対の電流注入
端子を介して直列に接続し、一列分のメモリ・セル列を
構成する回路電流線と；上記メモリ・ループ中の上記永久還電流の存在に対応す
る論理値の書込み指令電流が制御端子を介して流入する
と電圧状態に遷移し、その出力端子から上記回路電流線
の一端を介して該回路電流線中に回路電流を流し込むセ
ット・ゲートと；上記回路電流線の上記一端にキャパシタンス要素を直列
に介して制御端子を結合し、接地側端子は上記回路電流
線の他端に接続することにより、零電圧状態においては
該回路電流線の両端を該制御端子と該接地側端子間のゲ
ート内超伝導経路と上記キャパシタンス要素との直列回
路を含む電流経路により短絡し、上記メモリ・ループ中
から選択的に放出される上記永久還電流を微分電流とし
て流し得る読出ループを形成する一方、該読出しループ
中に該微分電流が流れ、上記接地側端子から上記制御端
子を介して流出する方向の負の制御電流として与えられ
ると電圧状態に遷移し、出力端子からセンス電流を流出
させるセンス・ゲートと：該センス電流の少なくとも一部を再書込み指令電流とし
て上記セット・ゲートの上記制御端子に帰還さ甘るため
、該センス・ゲートの上記出力端子と該セット・ゲート
の上記制御端子とを接続する再書込み信号線と；を有して成るジョセフソン・メモリ回路。
（２）上記メモリ・セル列は行方向に複数列並設され、
各メモリ・セル列ごとに上記セット・ゲート、センス・
ゲートが一組づつ備えられていると共に；上記並設された各メモリ・セル列に含まれる上記メモリ
・セルの個数は同じであって、該各メモリ・セル中の上
記ジョセフソン・スイッチの臨界電流値を制御するため
に設けられている制御信号線はそれぞれ、該行方向に並
設されている複数のメモリ・セル列中にあって対応する
位置を占めるメモリ・セル群に共通のワード選択線とな
っていること；を特徴とする請求項１に記載のジョセフソン・メモリ回
路。
（３）上記セット・ゲートは、電流注入型のジョセフソ
ン・スイッチング・ゲートにより構成されていること；を特徴とする請求項１または２に記載のジョセフソン・
メモリ回路。
（４）上記セット・ゲートはスキッド型のジョセフソン
・スイッチング・ゲートにより構成されていること；を特徴とする請求項１または２に記載のジョセフソン・
メモリ回路。
（５）上記センス・ゲートはスキッド型のジョセフソン
・スイッチング・ゲートにより構成されていること；を特徴とする請求項１、２、３または４に記載のジョセ
フソン・メモリ回路。
（６）上記回路電流線の他端と上記センス・ゲートの上
記接地側端子との間の上記接続はグラウンド・プレーン
によっていること；を特徴とする請求項１、２、３、４または５に記載のジ
ョセフソン・メモリ回路。