JPH0415557B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は超伝導材料素子を使用したメモリ回路
装置に関する。

超伝導材料素子としてジヨセフソン素子が用い
られており、従来よりこのジヨセフソン素子を用
いた種々の型のメモリ回路が提案されている。

第１図は従来の量子干渉型のメモリ回路を示
し、この回路は２個のジヨセフソン素子１と２を
インダクタンス３と４とを介して連結して成る回
路に、ゲート電流Igとさらに磁界を制御するため
の制御電流IC（この場合にはデータ電流Id，バイ
アス電流IB，ｘアドレス電流Iχ）を流す回路が
インダクタンス５と６，７と８，９と１０とによ
つて電磁結合されていて、磁界とゲート電流とを
変化させることにより、ジヨセフソン素子の磁束
量子数が１又は２の状態をとつて２値（“１”又
は“０”）の記憶状態を記憶読出し出来るように
構成されている。

次に、この従来のメモリ回路に２値信号“１”
と“０”に対応する情報を記憶させる原理を第２
図に示すジヨセフソンメモリ素子のしきい値特性
図を用いて説明する。

第２図において、横軸はメモリ素子の磁界を作
る制御線に流す制御電流IC（＝Iχ＋Ib＋Id）をプ
ロツトし及び縦軸には素子のゲート電流Igをプロ
ツトして夫々示す。曲線Q0で囲まれた領域１１
は磁束量子数が０、曲線Q1で囲まれた領域１２
は磁束量子数が１の超伝導領域を夫々示す。尚、
この場合例えば磁束量子数が０と１の状態を２値
信号の“１”と“０”に夫々対応させる。又素子
には予めバイアス電流IBを制御線に流しこの素
子を両領域１１及び１２の共通領域の第２図１３
で示す点の状態にバイアスしておく。

この状態から“１”の信号を書込むためには、
制御線にマイナス方向の電流Idを流して素子の磁
束量子数が０になる領域１１の点１４に動作点を
移す。“１”の書込み信号が消滅すると動作点は
点１３に戻るけれども磁束量子数は０のままであ
る。

一方“０”の信号を書込むためには、制御線に
プラス方向の電流Idを流して磁束量子数が１にな
る領域の点１５に動作点を移す。この“０”の書
込み信号が消滅すると動作点は点１３に戻るけれ
ども磁束量子数は１に保持されたままである。

次に“１”の信号が記憶されている状態でその
読出しを行なうためには、先ずゲート電流Igを流
し、これに加えて制御線にアドレス選択用のアド
レス電流Iχと読出し信号としてのデータ電流Idを
流して動作点を点１３から点１６を経て点１７に
移す。この時、素子の磁束量子数は０から１に転
移するので素子の端子間には電圧が発生し、この
電圧を外部回路で読出して“１”の信号の読取り
を行なう。他方“０”の信号が記憶されている状
態では磁束量子数は移転せず、１のままであるの
で、素子の端子間には電圧は発生しないため
“０”の信号が読取られる。このようにしてジヨ
セフソン素子のメモリ回路の動作が達成される。

上述した従来のメモリ回路は、信号“１”を読
出すと素子の磁束量子数は０から１の状態に変化
したままであつて元の０の状態に戻らないため、
破壊読出しメモリ回路である。これがため、再書
込みを行なうリセツト回路を備えたこの種のメモ
リ回路も提案されているが、その構成はもとより
その動作も複雑となり、しかも動作速度も遅くな
るという欠点がある。

さらに、この従来のメモリ回路では、これを動
作させるために別個のバイアス電流Ibを必要とし
ているので、アドレス電流Iχ及びデータ電流Id用
の制御線の外にバイアス電流用の制御線を個別に
必要とし、従つて、メモリ回路の構造が複雑かつ
大型となりまた製造工程も複雑となるという欠点
があつた。

本発明はこれら従来のメモリ回路の欠点を除去
するためになされたものである。

従つて本発明の目的は信号読出し後自動的に再
書込み出来る超伝導材料素子を用いた非破壊メモ
リ回路装置を提供することにある。

さらに、本発明の他の目的はｘアドレスの選択
されたメモリセルと選択されないメモリセルに、
バイアス電流の供給の有無を利用することによつ
て構造を簡単にした非破壊メモリ回路装置を提供
することにある。

この目的を達成するために、本発明によれば、
ジヨセフソン素子を複数個直列接続したものを複
数列並列接続し、各列のジヨセフソン素子の入力
回路にはそれぞれジヨセフソン・スイツチング素
子をもつてゲート信号用導線Ｙ及び読出し信号導
線Ｒと結合インダクタンスにより結合されてお
り、各列のジヨセフソン素子の入力回路と出力回
路との間には抵抗及び結合インダクタンスをもつ
た再書込み用制御線RWが接続され、各列のジヨ
セフソン素子の同順位の素子には少くとも１個の
ジヨセフソン・スイツチ素子が接続され、これが
結合インダクタンスを介してｘアドレス信号用制
御線Ｘが接続され、これらジヨセフソン・スイツ
チ素子のそれぞれを順次開閉するための書込切換
用ジヨセフソン・スイツチがそれぞれの結合イン
ダクタンスを介して結合せられこの書込切換用ジ
ヨセフソン・スイツチに読出し信号導線Ｒと書込
み用制御線Ｗとを接続し、各列のジヨセフソン素
子中最初の段と最終の段の素子との間にレジスタ
の１ビツトを構成する一対のジヨセフソン・スイ
ツチ素子をそれぞれの抵抗を介し書込み用制御線
Ｗに対し電磁結合し、各列のジヨセフソン素子の
磁束量子数を自動的に制御シ、そのメモリ「１」
又は「０」の再書込みが可能なよう各ジヨセフソ
ン素子に帰還路を構成したことを特徴とする超伝
導材料素子を用いたメモリ回路装置にある。

本発明のさらに他の目的とするところは、ジヨ
セフソン素子を複数個直列接続したものを複数並
列接続し、各列のジヨセフソン素子の入力回路に
インダクタンス素子により電磁結合されたゲート
信号用導線Ｙ及び読出し信号用導線Ｒとを接続
し、各列のジヨセフソン素子の入力回路と出力回
路との間には抵抗及びインダクタンス素子をもつ
て帰還路を形成する再書込み用制御線RWを接続
し、各列の同順位の素子には少くとも１個のジヨ
セフソン素子を接続し、これがインダクタンス素
子を介してｘアドレス信号用制御線Ｘに電磁結合
し、これらジヨセフソン・スイツチ素子を順次開
閉するための書込み切換用ジヨセフソン・スイツ
チ素子を接続し、これに読出し信号導線Ｒと書込
み用制御線Ｗとを接続し、各列のジヨセフソン素
子中最初の段と最終の段の素子との間にレジスタ
の１ビツトを構成する一対のジヨセフソン・スイ
ツチ素子を介して書込み用制御線Ｗに対し電磁結
合したものにおいて、 制御線の作る磁界とゲート電流とを変化させて
情報に対応した超伝導材料素子の磁束量子数の状
態でメモリ回路装置に記憶されている情報を読出
しするに当り、 先ず、前記素子の動作点をいずれかの磁束量子
数を取り得る共通領域内の中間に存在するバイア
ス点にｘアドレスの選択されていない信号用制御
線にバイアス電流を流してバイアスし、他方のｘ
アドレスの選択された信号用制御線にはバイアス
電流を流さずに動作点を前記共通領域内のバイア
スされていない点のままにし；及び 次に、読出し用ゲート電流をゲート信号用導線
に供給して前記素子の動作点を前記共通領域外の
一つの磁束量子数の状態の領域へ移すようになし
たことを特徴とするメモリ回路の読出し駆動方法
にある。

以下、第３図ないし第６図を参照して本発明の
実施例につき説明する。

第３図は本発明のメモリ回路の原理を示す回路
図であり、１８及び１９はジヨセフソン素子であ
つて、それぞれの一端をインダクタンス素子２０
及び２１を介して夫々接続し（入力端子３０とす
る）かつ他端を互いに直接接続する（出力端子３
１とする）ことにより、いわゆるシングル・カン
タム・フラツクス・メモリのループ回路を形成し
ている。入力端子３０にゲート電流Igとして流す
ｙアドレス信号電流Iy用のゲート電流用導線Ｙ
と、所要に応じて流す読出し信号電流IR用の導
線Ｒとを個別に接続する。図においてＸはｘアド
レス信号電流Iχ用の制御線、Ｄはデータ信号電流
Id用の制御線であり、これら制御信号Iχ及びIdが
それぞれの制御線Ｘ及びＤを流れてそれぞれのイ
ンダクタンス素子２３，２４及び２５，２６と、
ループ回路のインダクタンス素子２０，２１とを
介して素子１８，１９に誘導結合される。本発明
においては、例えば、このループ回路の入力端子
３０及び出力端子３１間に再書込み用の制御線
RWを備える。この再書込み用制御線RWはメモ
リ回路を読出した時に生ずるジヨセフソン素子の
磁束量子数の状態変化に起因して発生した電圧を
検出し、この電圧を利用してこの再書込み用制御
線RWに電流を流し磁界を発生させよつてこのジ
ヨセフソン素子の磁束量子数を読出し前の元の状
態に戻すように構成するものとする。この再書込
み用制御線RWに設けた抵抗を２７で示し、再書
込み用制御線RWの有するインダクタンス素子を
２８，２９で示す。尚、制御線導線とは電流を流
し得るいわゆる導体を意味するものとする。

次に第４図ａ〜ｃを参照して第３図に示した本
発明の原理的回路動作につき説明する。第４図ａ
〜ｃはそれぞれ素子のしきい値特性図であり、同
図において横軸に素子の磁界を作る制御線Ｄに流
す制御電流Icをプロツトし、縦軸にジヨセフソン
素子のゲート電流Igをプロツトして夫々示す。又
曲線Q₀で囲まれた領域は磁束量子数が０の状態
となる領域（例えば３２，４０で示す領域）であ
り、曲線Q₁で囲まれた領域は磁束量子数が１の
状態となる領域（例えば３３，４１で示す領域）
である。

第４図ａは信号“１”を書込む動作を説明する
ための線図である。尚、この例ではメモリ素子の
磁束量子数が０と１の状態を２値信号の“０”と
“１”に対応させるものとする。今、図中の動作
点（原点）は０点にあるものとする。この点０か
ら信号“１”を書込む場合を説明する。先ずｘア
ドレス信号電流Iχにより素子の動作点３２と３３
との共通領域内のほぼ中間に存在するχアドレス
点３４に移し、次に書込むべき“１”の信号に相
当するデータ信号電流Idにより動作点を点３５に
移し、さらにｙアドレス信号電流Iyによつて素子
を磁束量子数１の領域３３内の点３６に遷移さ
せ、よつてジヨセフソン素子の磁束量子数を１と
する。その後、各信号電流が消滅しても動作点は
点０に戻る。この状態で磁束量子数は１の状態に
保持されて、“１”の信号が記憶される。

次に第４図ｂは“０”の信号を書込む動作図を
示す。同図において点３７及び３８は磁束量子数
が０と１の領域であり、χアドレス信号電流Ixの
選択されないメモリにはバイアス電流によつて動
作点をバイアス点３７に位置させているが、ｘア
ドレスの選択されたメモリの動作点は点０のまま
でありさらに“０”の信号に相当するデータ信号
電流Idによつて動作点を点３８に移し、さらにｙ
アドレス信号電流Iyによつて動作点を磁束量子数
が０の状態の点３９に遷移させる。従つて、各信
号電流が消滅した後も磁束量子数は０の状態に保
持されて“０”の信号が記憶される。

次に、“１”の信号の読出しの動作につき第４
図ｃを参照して説明する。この場合にはｘアドレ
スIχの選択されていないメモリはバイアス電流に
よつて動作点は点４２に位置している。いま、読
出し信号IRとアドレス信号IχとIyとを加えて読
出し動作を行う場合を考える。ｘアドレスIχの選
択されたメモリの動作点は点０であり、ｙアドレ
ス信号電流Iyと読出し用ゲート電流IRとの両者
（いずれも読出し用ゲート電流と称する）によつ
て動作点を点０から点４３を経て点４４へと移
す。この点４４の存在する領域４０は磁束量子数
０の領域であり、ジヨセフソン素子は、最初、磁
束量子数１の状態に保持されていたのであるか
ら、この量子数の変化により、ジヨセフソン素子
の端子間すなわちループ回路の入力端子３０及び
出力端子３１間に電圧が発生する。この電圧は第
３図の制御線RWに加わりこれに基いて位相の遅
れた電流すなわち再書込み電流が流れ、よつてイ
ンダクタンス素子２８及び２９とループ回路のイ
ンダクタンス素子２０及び２１との誘導結合を介
してジヨセフソン素子１８及び１９の磁束量子数
を０の状態（長さ４４）より１の状態（点４５）
に戻す。

このように、本発明の超伝導材料素子（ジヨセ
フソン素子）を用いたメモリ回路によれば、再書
込み用制御線を備えているので、読出し時に素子
の磁束量子数が遷移した場合に、この遷移に起因
して生ずる電圧を利用してジヨセフソン素子の磁
束量子数を自動的に再び元の状態に遷移させるこ
とが出来、従つて本発明メモリ回路は非破壊読出
しメモリ回路として機能する。これがため、本発
明のメモリ回路は、従来のメモリ回路に比べて演
算速度の向上がはかれる他に、再書込み用のリセ
ツト回路やタイミング調整用の回路等の諸回路を
必要としないので、回路構成及び動作も著しく簡
単化し、動作の安定性や信頼性が大幅に改善され
るという利点を有する。

さらに、本発明のメモリ回路によれば、バイア
ス電流用の特別の制御線を備えておらず、ｘアド
レスの選択の有無によりバイアス相当用電流の供
給の有無を対応させているので、本発明のメモリ
回路を装置として構成する場合、その構造が従来
に比べて簡単かつ小型となり、製造工程も少なく
て済むので製造容易かつ安価となし得るという利
益を奏する。

次に上述した本発明のメモリ回路装置をメモリ
システムに適用する場合につき説明する。その説
明に先立ち、本発明のメモリ回路装置を第５図に
示すように記号表示するものとする。すなわち、
第５図ａは第３図に示した回路とほぼ同一の構成
のメモリ回路を示し、導線Ｒを省略している点が
相違する。第５図ａにおいて４６と４７はジヨセ
フソン素子、４８と４９はこの２つの素子を結合
するインダクタンス素子、５０，５１，５２及び
５３はジヨセフソン素子に磁界を与えて制御する
ためのインダクタンス素子である。さらに、５４
は抵抗であり、５５と５６のインダクタンス素子
と共に自動的に再書込みを行なう再書込み用帰還
路を構成し、点５７と５８はゲート電流の入力端
子及び出力端子、５９と６０はｘアドレス信号Iχ
を加えるための入力端子及び出力端子、Ｘはχア
ドレス用制御線を示し、６１と６２はデータの書
込み信号Idを加えるための入力端子及び出力端
子、Ｄはデータ書込み用制御線である。この本発
明の基本メモリ回路を第５図ｂに記号化して簡単
に示すと、第５図ｂの端子６３と６４は第５図ａ
の５７と５８に対応し、６５と６６は５９と６０
に、６７と６８は６１と６２に夫々対応する。○
で示す部分Ｊは第５図ａの一対のジヨセフソン素
子４６，４７と対応し、抵抗５４、インダクタン
ス素子５５，５６とよりなる再書込み用帰還路を
もつたジヨセフソン素子より成るメモリ回路を示
す。

第６図は本発明のメモリ回路を適用した計算機
等のメモリシステムの一実施例を示す線図で、図
中本発明のメモリ回路を記号表示してある。符号
６９〜７７は第５図ｂの構成を用いたジヨセフソ
ン素子、７８〜９１はこのメモリシステムを構成
する周辺回路のジヨセフソン・スイツチ素子（ゲ
ート電源回路などを含む）、９２〜１０６及び１
１５〜１２０はこれらのジヨセフソン素子に磁界
を与えてジヨセフソン素子を電圧負荷状態か超伝
導状態かの何れかにもたらすための制御用の結合
インダクタンス素子、１０７〜１１４はジヨセフ
ソン素子に流れる電流を調整する抵抗である。

第６図において“１”の信号をメモリに書込む
動作を説明する。アドレスの選択はｙアドレス信
号電流Iyとｘアドレス信号電流Iχが流れて素子８
１，８３，８５のうち何れかの１つと、素子８
７，８８，８９のうち何れかの１つを選択する。
また“１”のデータはレジスタの１ビツトを構成
する１対の素子７９と８０のうち７９のジヨセフ
ソン素子を電圧負荷状態にするのでその出力は素
子９１の磁界制御用インダクタンス素子１０５と
すべてのメモリ素子６９〜７７の磁界制御線（第
５図ｂの端子６７と６８との間）に正方向に流れ
る。インダクタンス素子１０６を流れる書込み用
信号IWは１０５を流れる電流と逆方向であるた
め素子９１はスイツチングせずその両端には電圧
は発生しない。この結果、ｘアドレス選択用素子
８７〜８９の磁界制御線のインダクタンス素子９
５，９８，１０１には逆方向電流が流れず、ｘア
ドレス信号電流Iχによつてｘアドレスの選択され
たジヨセフソン・スイツチング素子８７〜８９の
いずれか一つがスイツチングしてメモリシステム
の一つの行のジヨセフソン素子の磁界制御線に電
流を流す。しかだつてメモリシステムの基本素子
のどれか一つにIχ電流、“１”に相当するデータ
信号Id及びIy電流の３つの電流が流れてその素子
を磁束量子数が１の状態にさせ、メモリの“１”
の信号の書込みが完了する。

“０”の書込み動作はまず制御線Ｘと制御線Ｙ
とにｘアドレス信号電流Iχとｙアドレス信号Iyが
流れてアドレス選択を行なう。

ｙアドレスの選択は“１”の信号の書込みと同
様にジヨセフソン・スイツチング素子８１，８
３，８５の何れかを選択してシステムを構成して
いる何れかの行の一連のメモリ素子にゲート電流
を流す。“０”のデータはレジスタの一対の素子
のうちジヨセフソン・スイツチング素子８０を電
圧負荷状態にするのでその電圧により一方ではす
べてのジヨセフソン素子６９〜７７の磁界制御線
Ｘに負方向の電流を流し、他方書込み用制御線Ｗ
のインダクタンス素子１０５にはインダクタンス
素子１０６を流れる書込み信号電流Iwと同方向
の電流を流すので素子９１を電圧負荷状態にスイ
ツチングさせる。さて、ジヨセフソン・スイツチ
ング素子９１が電圧負荷状態になるとジヨセフソ
ン・スイツチング素子８７，８８，８９の磁界制
御線には負方向の電流を流し、ｘアドレス信号Iχ
が加えられた状態でこの制御線には正方向の電流
が流れるのでこれを打消してｘアドレス信号Iχが
加えられたメモリ用ジヨセフソン素子は電圧負荷
状態にスイツチングせず、ｘアドレス信号Iχが加
えられないメモリ用ジヨセフソン素子は電圧負荷
状態になつてそのメモリ素子が連結されているメ
モリシステムの各行のメモリ素子に磁界制御電流
を流す。この結果ｙアドレス信号電流Iy，ｘアド
レス信号電流Iχ及び“０”に相当するデータ電流
Idが流れたメモリ素子は第４図ｂで説明した動作
原理に基づいて磁束量子数が０の状態になり、
“０”の書込みが完了する。

“１”の信号の読出しを行なうには、ｘ及びｙ
のアドレス信号電流Iχ，Iyと読出し信号電流IR
を流す。

読出し信号電流IRが流れるジヨセフソン・ス
イツチング素子９０の磁界制御用インダクタンス
素子１０４に電流が流れてジヨセフソン・スイツ
チング素子９０を電圧負荷状態にスイツチングさ
せ、ジヨセフソン・スイツチング８７，８８，８
９の磁界制御用インダクタンス素子９６，９９，
１０２にｘアドレス信号電流Iχによる磁界制御用
電流と逆方向の電流を流す。このためｘアドレス
信号電流Iχ信号が加つたスイツチング素子は８
７，８８，８９のうち何れかの一つが電圧負荷状
態にスイツチングせず、ｘアドレス信号電流Iχが
加わらないスイツチング素子は電圧負荷状態にな
る。他方ｙアドレス信号電圧Iyと読出し信号電流
IR信号が加えられるとジヨセフソン・スイツチ
ング素子８１と８２，８３と８４，８５と８６の
直列に接続された対のいずれかの対が電圧負荷状
態にスイツチングして端子電圧は１個の素子の２
倍に近い電圧が発生してそれに相応した電流をメ
モリシステムの何れかの列の一連のメモリ素子に
電流を流す。この結果、ｘアドレス信号Iχ，ｙア
ドレス信号Iy，読出し信号IRが加えられたメモ
リ素子の一つは第４図ｃで説明したように磁束量
子数は１から０に遷移してその端子に電圧を発生
する。この電圧によりデータ読出し用レジスタの
一つのビツトを構成するジヨセフソン・スイツチ
ング素子７８の磁界制御線の一つとしてインダク
タンス素子９２，９３，９４のうちの何れかのイ
ンダクタンス素子に電流を流してジヨセフソン・
スイツチング素子７８を電圧負荷状態にスイツチ
ングさせデータの読出しを終わる。他方、読出し
の選択を受けた素子の磁束量子数は０の状態にな
るが、第４図ｃの動作原理が示すようにメモリ素
子の両端の再書込み用帰還路Rwに発生した電圧
によつて素子の磁界制御線に電流を流して磁束量
子数を１の状態に再書込みを行なう。このように
して“１”の読出し動作と再書込みの動作を行な
うことができる。

第７図は、第６図に示したジヨセフソン素子７
８〜９１の等価回路を示す。第７図ａは記号８
７，８８，８９の等価回路で１２１はゲート電
源、１２２は抵抗、１２３はジヨセフソン素子を
示す。第７図ｂは第６図に示すジヨセフソン素子
７９と８０の等価回路である。第７図ｃは第６図
に示すジヨセフソン素子８１と８２，８３と８
４、または８５と８６の具体的な等価回路であ
る。第６図に記載のジヨセフソン素子も全てそれ
ぞれの動作電源を具備しているものであるが、図
示のものではそれらの電源を省略してある。

以上のように、再書込みが自動的にできるジヨ
セフソンメモリシステムが制御線が少なく構造簡
単でしかも低消費電力、超高速動作で達成され
る。

本発明は上述した実施例にのみ限定されるもの
ではなく、多くの変形又は変更を行ない得ること
明らかである。例えば、本発明メモリ回路装置は
ジヨセフソン素子が１個の場合はもとより素子が
三個以上の場合にも適用できること明らかであ
る。さらに本発明は上述した量子干渉型メモリ回
路以外のメモリ回路にも適用出来る。

さらに上述した例では、量子数状態を０と１の
２つの状態としたが、本発明は３以上の複数の状
態を理容して２値信号又は３値以上の多値信号を
記憶読取り出来るメモリ回路にも適用できること
明らかである。

【図面の簡単な説明】

第１図は従来のメモリ回路を示す回路図、第２
図は第１図のメモリ回路の動作原理を説明するた
めの線図、第３図は本発明の超伝導材料素子を用
いたメモリ回路装置の原理を示す回路図、第４図
ａ〜ｃは第３図のメモリ回路装置の動作原理を説
明するための線図、第５図ａ及び第５図ｂは本発
明のメモリ回路装置を記号表示するための説明
図、及び第６図は本発明によりメモリ回路装置を
適用したメモリシステムの一実施例を示す線図、
第７図ａ，ｂ，ｃは第６図のジヨセフソン素子の
電源等を記載した等価回路を示す図である。 １，２……ジヨセフソン素子、３〜１０……イ
ンダクタンス素子、Ic……制御電流、Iχ……ｘア
ドレス電流、Ib……バイアス電流、Id……データ
電流、Ｘ……ｘアドレス制御線、Ｂ……バイアス
電流制御線、Ｄ……データ電流線、Ｇ……ゲート
電流線、Ig……ゲート電流、１１……磁束量子数
０の領域、１２……磁束量子数１の領域、１３，
１４，１５，１６，１７……各動作点、１８，１
９……超伝導材料素子（又はジヨセフソン素子）、
２０，２１，２３〜２６……インダクタンス素
子、２２，２７……抵抗、３０……入力端子、３
１……出力端子、Ｘ……ｘアドレス信号電流用制
御線、Ｙ……ｙアドレス信号電流（又はゲート電
流）用導線、Ｄ……データ信号電流用制御線、Ｒ
……読出し用導線、Ｗ……書込み用制御線、RW
……再書込み用制御線、３２，４０……磁束量子
数０の領域、３３，４１……磁束量子数１の領
域、３４〜３６……信号１を書込む動作点、３７
〜３９……信号０を書込む動作点、４２〜４５…
…信号１を読出す動作点、４６，４７……ジヨセ
フソン素子、４８〜４９……ジヨセフソン素子の
結合インダクタンス素子、５０〜５３……インダ
クタンス素子、５４……抵抗、５５，５６……イ
ンダクタンス素子、５７……入力端子、５８……
出力端子、５９，６５……ｘアドレス信号電流Iχ
の入力端子、６０，６６……ｘアドレス信号電流
Iχの出力端子、６１，６７……データ信号Idの入
力端子、６２，６８……データ信号Idの出力端
子、６９〜７７……ジヨセフソン素子、７８〜９
１……ジヨセフソン・スイツチング素子、９２〜
１０６，１１５〜１２０……制御用結合インダク
タンス素子、１０７〜１１４……抵抗、１１５〜
１２０……制御インダクタンス素子、OP……出
力端子。

Claims (1)

1. 【特許請求の範囲】 １ ジヨセフソン素子を複数個直列接続したもの
   を複数列並列接続し、各列のジヨセフソン素子の
   入力回路にはそれぞれジヨセフソン・スイツチン
   グ素子をもつてゲート信号用導線Ｙ及び読出し用
   導線Ｒと結合インダクタンスにより結合されてお
   り、各列のジヨセフソン素子の入力回路と出力回
   路との間には抵抗及び結合インダクタンスをもつ
   た再書込み用制御線RWが接続され、各列のジヨ
   セフソン素子の同順位の素子には少くとも１個の
   ジヨセフソン・スイツチ素子が接続され、これが
   結合インダクタンスを介してｘアドレス信号用制
   御線Ｘが接続され、これらジヨセフソン・スイツ
   チ素子のそれぞれを順次開閉するための書込切換
   用ジヨセフソン・スイツチがそれぞれの結合イン
   ダクタンスを介して結合せられこの書込切換用ジ
   ヨセフソン・スイツチに読出し信号導線Ｒと書込
   み用制御線Ｗとを接続し、各列のジヨセフソン素
   子中最初の段と最終の段の素子との間にレジスタ
   の１ビツトを構成する一対のジヨセフソン・スイ
   ツチ素子をそれぞれの抵抗を介し書込み用制御線
   Ｗに対し電磁結合し、各列のジヨセフソン素子の
   磁束量子数を自動的に制御シ、そのメモリ「１」
   又は「０」の再書込みが可能なよう帰還路を構成
   したことを特徴とする超伝導材料素子を用いたメ
   モリ回路装置。 ２ ジヨセフソン素子を複数個直列接続したもの
   を複数並列接続し、各列のジヨセフソン素子の入
   力回路にインダクタンス素子により電磁結合され
   たゲート信号用導線Ｙ及び読出し信号用導線Ｒと
   を接続し、各列のジヨセフソン素子の入力回路と
   出力回路との間には抵抗及びインダクタンス素子
   をもつて帰還路を成形する再書込み用制御線RW
   を接続し、各列の同順位の素子には少くとも１個
   のジヨセフソン素子を接続し、これがインダクタ
   ンス素子を介してｘアドレス信号用制御線Ｘに電
   磁結合し、これらジヨセフソン・スイツチ素子を
   順次開閉するための書込み切換用ジヨセフソン・
   スイツチ素子を接続し、これに読出し信号導線Ｒ
   と書込み用制御線Ｗとを接続し、各列のジヨセフ
   ソン素子中最初の段と最終の段の素子との間にレ
   ジスタの１ビツトを構成する一対のジヨセフソ
   ン・スイツチ素子を介して書込み用制御線Ｗに対
   し電磁結合したものにおいて、 制御線の作る磁界とゲート電流とを変化させて
   情報に対応した超伝導材料素子の磁束量子数の状
   態でメモリ回路装置に記憶されている情報を読出
   しするに当り、 先ず、前記素子の動作点をいずれかの磁束量子
   数を取り得る共通領域内の中間に存在するバイア
   ス点にｘアドレスの選択されていない信号用制御
   線にバイアス電流を流してバイアスし、他方のｘ
   アドレスの選択された信号用制御線にはバイアス
   電流を流さずに動作点を前記共通領域内のバイア
   スされていない点のままにし；及び 次に、読出し用ゲート電流をゲート信号用導線
   に供給して前記素子の動作点を前記共通領域外の
   一つの磁束量子数の状態の領域へ移すようになし
   たことを特徴とするメモリ回路の読出し駆動方
   法。