JPH0427637B2

JPH0427637B2 -

Info

Publication number: JPH0427637B2
Application number: JP2076260A
Authority: JP
Inventors: Itaru Kurosawa; Hiroshi Nakagawa; Masahiro Aoyanagi
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1990-03-26
Filing date: 1990-03-26
Publication date: 1992-05-12
Also published as: JPH03276493A; US5260264A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はジヨセフソン効果を利用したジヨセフ
ソン・メモリ回路に関し、特に一つ以上の磁束量
子を超伝導メモリ・ループ内に捕獲しているか否
かにより、当該メモリ・ループに二値論理情報を
弁別的に記憶するジヨセフソン・メモリ回路にお
いて、等価的な非破壊読出しを簡単な回路で確実
になし得るようにするための改良に関する。

［従来の技術］個々の超伝導メモリ・ループ内に一つ以上の磁
束量子が捕えられているか否か、すなわち永久還
電流が流れているか否かにより、選択的、弁別的
に二値論理値の“１”，“０”を表す磁束量子利用
型のジヨセフソン・メモリ回路は、第３図中に示
されているように、基本的には交流スキツド構成
を採るジヨセフソン・メモリ・セル１０を複数個
（１０_-1〜１０_-o）、一本の回路電流線１２中に直
列に接続して成るメモリ・セル列を有し、一般に
はさらに通常のＸ行Ｙ列マトリツクス構成による
メモリ空間を形成するため、そうしたメモリ・セ
ル列を複数列、行方向に並設して成る。そこで、
図示の場合にも、当該複数のメモリ・セル列の
個々を共通、一連に貫く回路電流線１２には符号
１２_-i（ｉ＝１，２，３，……）も括弧書きで併
記してある。

個々のジヨセフソン・メモリ・セル１０は、そ
れぞれ所定個数の磁束量子を選択的に捕獲し得る
超伝導メモリ・ループ１１を有し、この超伝導メ
モリ・ループ１１上には、磁気結合した制御信号
線１３を流れる外部制御電流Ixによりその臨界電
流値が制御される少なくとも一つのジヨセフソ
ン・スイツチJsと、回路電流線１２に直列に挿入
されるための一対の電流注入端子P₁，P₂が備え
られる。

これら電流注入端子P₁，P₂は、そのときどき
のセル動作状態に応じ、どちらか一方が電流の流
入側となり、他方が流出側となるが、当該一対の
電流注入端子P₁，P₂を界にしてみると、右と左
の二つの分岐線路に分けて見ることが可能であ
り、図示の場合には左側の分岐線路中に上記のジ
ヨセフソン・スイツチJsが直列に挿入されてお
り、対して右側の分岐線路中にはインダクタンス
Lcが直列に挿入されている。実際には当然、左
側の分岐線路中にもインダクタンス成分が見込ま
れるが、一般には左右分岐線路中のインダクタン
ス成分を大いに異ならせた方が有利なため、この
種のメモリ回路の回路図上での表現では、通常、
ジヨセフソン・スイツチJsを含む分岐線路中のイ
ンダクタンス成分は無視され、意図的に所定の値
以上とされたインダクタンスLcのみが集約的に
示される。

さらに、メモリ・セル列中に含まれる個々の超
伝導メモリ・ループ１１内のジヨセフソン・スイ
ツチJsを制御する制御電流Ixは、上記のようにジ
ヨセフソン・メモリ回路としてＸ−Ｙマトリツク
ス構成を採用する場合、例えばＸ選択（行選択な
いしワード選択）電流をも兼ねることができるの
で、これにも括弧書きで行番号をサフイツクスと
した符号Ix_-1，Ix_-2，……Ix_-oを付してあり、こ
れに対応させて各制御信号線１３にも同様なサフ
イツクス付きの符号を付してある。

しかし、以降、本明細書の全体を通じ、特定の
列や行を指定したり、特に他の列や他の行と区別
する必要のないときには、上記各構成子や各電流
に付した符号中、それらのサフイツクスは適宜省
略する。

このようなメモリ空間において特定の番地（特
定のメモリ・セル１０_-ji：ｊ＝１，２，……，
ｎ）に二値論理情報を書込むときは、代表的には
次のような動作となる。ただし便宜上、二値論理
値“１”，“０”の中、超伝導メモリ・ループ１１
内に所定個数の磁束量子が捕獲され、永久還電流
I_Lが生じている状態を論理値“１”に対応させ
る。

例えばジヨセフソン・メモリ・セル１０_-1を選
択し、これに論理値“１”を書込む場合には、半
選択（行選択）電流として零でない有意の値の制
御電流Ix_-1を流すと共に、回路電流Iy_-iを同様に
零でない有意の値とし、一方、論理値“０”を書
込むときには制御電流Ix_-1をのみ立ち上げ、回路
電流Iy_-iは零に保つて置く（流さない）。

その後、当該書込みモードに定められている時
間を経過した時点で制御電流Ix_-1を零に戻してか
ら回路電流Iy_-iを零に戻すと（もつとも論理値
“０”の書込み時には上記のように回路電流Iy_-i
は始めから零となつているが）、論理値“１”の
書込み動作では選択したジヨセフソン・メモリ・
セル１０_-1の超伝導メモリ・ループ１１_-1内に所
定個数の磁束量子が取り込まれ、第３図中、仮想
線で示したように永久還電流I_Lが生じた状態が残
り、論理値“０”を書込んだ場合には当然、超伝
導メモリ・ループ１１_-1内には何等、有意の電流
が存在しない状態となる。

このような論理値の書込みに関しては、回路電
流Iyや制御電流Ixを選択的に流すためのスイツチ
ング・ゲートの具体的な回路構成等、そのために
必要な周辺回路系の構造が少し変わるにしても、
原理として異なる従来例は殆どない。これに対
し、このような各メモリ・セルからの記憶内容を
読出すに際し、これを非破壊的になそうとする
と、少なくとも何等かの工夫が必要で、従来から
も種々の方法が提案されていた。

そうした中にあつて、他の手法に比せば種々の
利点が見込める手法として、本出願人は既に特開
昭63−285798号公報にて、論理値“１”を読出し
た時に流れるセンス電流を論理値“１”の再書込
み電流としても利用する非破壊読出し方法を開示
している。そこで、この発明の教示に従い、当該
非破壊読出しを満足するための回路系を実際に構
築すると、それは例えば第４図示のようになる。

第３図示のメモリ・セル列と実質的に同一の構
成で良いメモリ・セル列の一端側、すなわち当該
メモリ・セル列を組み上げている回路電流線１２
の一端側にはセツト・ゲート２１が、また他端側
にはリセツト・ゲート２５を介してセンス・ゲー
ト２２が備えられている。センス・ゲート２２は
一般に電流利得を有するのでセンス・アンプと呼
ばれることが多く、図中でもそのように示されて
いる。

セツト・ゲート２１は、電源からの電流Iwが
与えられているときに制御端子入力に論理値
“１”の書込み指令電流I_Mが与えられるか、また
は後述するようにセンス・アンプ２２から出力電
流（センス電流）Isが帰還されると電圧状態に遷
移するゲートであり、対してセンス・アンプ２２
は、電源からの電流がI_Rが与えられているときに
制御端子に後述の読出し電流I_LOが流れ込むと電
圧状態にスイツチングし、所定の利得を持つて負
荷インピーダンスR_Lに出力電流I_Sを流し込むゲー
トである。逆に、そのような制御電流I_M，I_S，I_LO
が流れ込んでいないときには、例え電源電流I_W，
I_Rが与えられても、それら各ゲート２１，２２は
零電圧状態を保ち、入出力をそれぞれ接地（セツ
ト・ゲート２１の側にのみ符号Ｅで図示）に落と
している。

そのため、この状態下においては、回路電流線
１２はその一端でセツト・ゲート２１の制御入力
からゲート内超伝導経路を介して接地Ｅに、また
他端ではリセツト・ゲート２５からセンス・アン
プ２２内の超伝導経路を介して接地Ｅに接続され
る結果、リセツト・ゲート２５も零電圧状態を保
つている限り、一般にこの種のジヨセフソン・メ
モリ回路で当該接地Ｅを構成している回路基板上
のグラウンド・プレーンを含み、一つの大きな超
伝導ループ２３（図中、仮想線）が形成される。
このループ２３は、後述する所から理解されるよ
うに、論理値“１”の読出しループないしは電流
放出ループと呼ぶことができる。

次に、この従来例のジヨセフソン・メモリ回路
２０の動作につき説明するが、まず書込みについ
ては、すでに第３図に即して述べた所と本質的に
変わりはない。

すなわち、選択した超伝導メモリ・ループ１１
中に論理値“１”を書込むときには、Ｘ選択電流
としての制御電流I_Xを流すのみならず、セツト・
ゲート２１の制御入力に論理値“１”の書込み指
令電流I_Mを与えて当該セツト・ゲート２１を電圧
状態に遷移させ、回路電流線１２に回路電流Iyを
流し込み、一方、論理値“０”を書込む場合に
は、セツト・ゲート２１に“１”書込指令電流I_M
を与えることなく制御電流I_Xのみを流す。後者の
場合、選択された超伝導メモリ・ループ内の前状
態が“１”であることも当然にあるが、この場合
にも制御電流I_Xのみを流すだけでも、当該超伝導
メモリ・ループ１１中に流れている永久還電流I_L
との相乗効果によりジヨセフソン・スイツチJsを
一旦、電圧状態に遷移させ、当該永久還電流I_Lを
放出できるので、何等問題がない。

ただし、詳しくは当該従来例に係る上記公報中
の参照に任すが、このような従来例構成のジヨセ
フソン・メモリ回路２０においては、特に論理値
“１”の書込みや後述する論理値“１”の非破壊
的な読出し後には、上述した読出しループ２３中
の電流状態が不確定になることがあるため、残留
電流分があつた場合にもこれを確実に回路電流線
１２から追い出すのに必要な動作として、これか
ら開始するモードが書込みモードであるか読出し
モードであるかにはかかわらず、各モードの動作
開始に先立ち、まずはリセツト・ゲート２５にリ
セツト電流I_RSTを与え、所定の時間幅だけ一旦、
これを電圧状態とし、読出しループ２３を一瞬で
も開放することが必要となる。

以上の書込みモード時の動作に対し、選択され
た超伝導メモリ・ループ１１（ないしメモリ・セ
ル１０）からの非破壊的な記憶内容の読出しモー
ドでは、次のような動作となる。

読出しモードに入ると、セツト・ゲート２１に
もセンス・アンプ２２にも、共にそれぞれ、電源
電流I_W，I_Rが与えられる。電源電流I_Rは、今が読
出しモード下にあることを外部回路系に知らせる
読出しモード電流と呼ぶこともできる。

この状態で、読出しの対象として選択した超伝
導メモリ・ループ１１の制御信号線１３に制御電
流I_Xを流すと、当該超伝導メモリ・ループ１１内
の記憶内容が論理値“０”であつた場合には、そ
れからの永久還電流I_Lの読出しループ２３への放
出は当然にないので、センス・アンプ２２に回路
電流としての読出しモード電流I_Rが与えられてい
ても当該センス・アンプ２２は零電圧状態を保
ち、その出力に付与されている負荷抵抗R_Lには
何等有意の電流が生ずることがなく、これをして
外部回路系は選択されたジヨセフソン・メモリ・
セル１０中の記憶内容が論理値“０”であつたこ
とを知ることができる。

一方、選択された超伝導メモリ・ループ１１な
いしメモリ・セル１０の記憶内容が論理値“１”
であつた場合には、当該セル１０のジヨセフソ
ン・スイツチJsに対し、制御電流I_Xが与えられる
と、このセルの超伝導メモリ・ループ１１中に流
れていた永久還電流I_Lとの相乗効果により、当該
メモリ・ループ１１中の当該ジヨセフソン・スイ
ツチJsが一旦電圧状態に遷移し、したがつて読出
しループ２３内にその超伝導メモリ・ループ１１
からの放出電流I_LOが流れる。

こうなると、この読出しモード時にはセンス・
アンプ２２に回路電流としての読出しモード電流
I_Rが与えられているため、当該放出電流のI_LOの流
入によつてセンス・アンプ２２が電圧状態に遷移
し、当該センス・アンプ２２から論理“１”の読
出しを表すセンス電流I_Sが負荷抵抗R_Lに対して流
れ出る。

しかるに、ここまでの動作だけであるならば、
こうした論理値“１”の読出しは破壊的な読出し
である。が、この第４図示の従来回路系では、次
いで直ちに、少なくとも等価的に非破壊読出しを
満足するための再書込みを動作が生起する。

すなわち、センス・アンプ２２が電圧状態に遷
移し、負荷抵抗R_Lにセンス電流I_Sが流れると、こ
れは再書込み信号線２４を介し、電源電流I_Wが与
えられているセツト・ゲート２１の入力に帰還さ
れ、その結果、当該セツト・ゲート２１にしてみ
れば、その制御入力に既述した“１”書込み指令
電流と同様の機能を持つ再書込み指令電流が与え
られたことになるので、先に論理値“１”の書込
みについて述べたと類似のメカニズムにより、当
該セツト・ゲート２１はこの時点で電圧状態に遷
移し、回路電流線１２に対して回路電流Iyを流し
込むように動作する。

そして、このときにもまだ、上記読出しのため
に選択されたジヨセフソン・メモリ・セル１０に
は制御電流I_Xが流されているので、両者の相乗効
果により、このメモリ・セル１０の超伝導メモ
リ・ループ１１内には再度論理値“１”が書込ま
れ、もつて等価的な非破壊読出しが満足される。

［発明が解決しようとする課題］上記したように、ジヨセフソン・メモリ・セル
１０ないしその超伝導メモリ・ループ１１内への
二値論理情報の書込みついてはともかく、破壊読
出し後の再書込み手順に従つても良いとは言え、
少なくとも読出しモード終了時においては等価的
な非破壊読出しとなつていることを満たし、かつ
また二線アクセス可能で、検出のための信号レベ
ルも公知のセンス・ゲート（センス・アンプ）構
成で十分な程度に採ることができるようにしよう
とすると、どうしても何等かの工夫が必要とな
る。

そうした中にあつて、既述した第４図示の回路
系は、従来の他の手法、例えば各メモリ・セルの
一つ一つに専用のセンス・ゲートを要する極めて
大掛りなものとか、あるいはまた、超伝導メモ
リ・ループに捕えさせる磁束量子の数に着目し、
例えば二つ、一つ、零の三状態間の遷移を利用す
るような、動作余裕、設計自由度の少ない手法に
比し、優れた非破壊読出し原理を提供している。

が、それでもなお、未だ改良を要する余地はあ
り、まず、一つの問題として指摘できることは、
第４図示構成ではその原理上、セツト・ゲート２
１とセンス・アンプ２２とを各回路電流線１２の
両端に振り分けて接続しなければならないことで
ある。

これはつまり、センス・アンプ２２からセツ
ト・ゲート２１に帰還される再書込み指令電流I_S
の供給線路（再書込み信号線）２４が相当長くな
ることを意味し、これは単に動作時間的な問題と
いうよりも、むしろ、実際に集積回路化する場合
に構造の複雑化や集積度の低下を招き、メモリ・
セルないしメモリ・セル列の相互配置設計の自由
度を損う要因ともなり得る。もちろん、実際の基
板上の回路配置パタンの如何によつては、セツ
ト・ゲート２１とセンス・アンプ２２とを位置的
に近接して配置することも可能であり、再書込み
信号線２４に関してはこれを短くすることもでき
るが、そうすると今度は、回路電流線１２の他端
からリセツト・ゲート２５を介しセンス・アンプ
２２の制御入力に至るまでの配線長が長くなり、
上記した種々の欠点はやはり克服し得ない。

さらに、第４図示の従来のジヨセフソン・メモ
リ回路２０では、先に少し述べたように、論理値
“１”の書込みや非破壊読出し後には超伝導読出
しループ２３中に不確定な電流状態が予想される
ので、これを防ぐために実際上、リセツト・ゲー
ト２５をほぼ必須の構成要素とする。しかし、回
路を簡素化し、集積密度を向上するためには、あ
る意味で止むを得ず設けられているこのようなリ
セツト・ゲートはないに越したことはないし、さ
らに言うなら、根本的にそのようなゲートの必要
性を促す不確定な電流状態がそもそも生起しない
ようにしたい。また、回路構造上や集積密度の問
題だけではなく、リセツト・ゲート２５のために
専用のタイミングを必要とすること、つまりリセ
ツト電流のI_RSTの供給電源として専用の電源（一
般には単極性パルス電源となる）を必要とするこ
とも不都合である。それでなくとも、最近、本出
願人の発表した世界発のジヨセフソン・コンピユ
ータを契機として、将来的により一層の発展が見
込まれるこの種のジヨセフソン回路系においては
極めて多くのタイミング関係が必要になつてくる
ことが容易に予想されるので、例え一つと言えど
も、必要とするタイミング数は減らしたい。

もつとも、第４図示のメモリ回路構成を導出し
た既述の公報中には、リセツト・ゲート２５に代
えて単に抵抗を超伝導読出しループ２３中に直列
に挿入し、残留電流に熱に変換することで消去し
ても良い旨、記載があるが、このような抵抗は正
規の超伝導メモリ・ループ１１中からの放出電流
に対しても損失要因となるので、実用レベルでは
どうしてもリセツト・ゲート構成が必要となる。

本発明はこうした事情に鑑み、メモリ・セル列
の各メモリ・セルからの非破壊読出しを可能にし
ながら、第４図示の従来における最も優れたジヨ
セフソン・メモリ回路に対してもなお指摘されて
いた上記欠陥を克服し、電流不確定状態の存在も
なく、セツト・ゲートとセンス・アンプ間の配線
も短くできるジヨセフソン・メモリ回路を提供せ
んとするものである。

［課題を解決するための手段］本発明は上記目的を達成するため、既述の第３
図示の構成によるメモリ・セル列、すなわち、一
対の電流注入端子を有する超伝導メモリ・ループ
と、この超伝導メモリ・ループに設けられ、外部
からの制御電流により臨界電流値の制御を受けて
零電圧状態と電圧状態の間で遷移し、当該超伝導
メモリ・ループを選択的に閉成し、開放する一つ
以上のジヨセフソン・スイツチと、上記制御電流
を流すための制御信号線とを有し、超伝導メモ
リ・ループ中に永久還電流が流れているか否かに
より二値論理値を弁別的に記憶する超伝導メモ
リ・セルを一つ以上、それぞれの超伝導メモリ・
ループに備えられている上記一対の電流注入端子
を介して回路電流線に直列に接続して成るメモ
リ・セル列に対し、さらに次のような構成要素を
付与する。

まず、二値論理値の中、上記したメモリ・ルー
プ中の永久還電流の存在に対応させた一方の論理
値に関し、その書込み指令電流が制御端子を介し
て流入すると電圧状態に遷移し、その出力端子か
ら上記回路電流線の一端を介して該回路電流線中
に回路電流を流し込むセツト・ゲートを設ける。

加えて、このセツト・ゲートの出力端子が接続
されている回路電流線の同じ端部には、キヤパシ
タンス要素を直列に介してセンス・ゲートの制御
端子を結合する。

ただし、このセンス・ゲートには負の制御入力
で動作するものを用いる。つまり、当該ゲートの
接地側端子から入力し、ゲート内部の超伝導経路
を介して制御端子から出力して行く電流により、
零電圧状態から電圧状態に遷移できるものを選
び、さらに望ましくは、一般にセンス・アンプと
呼ばれるように、ある程度以上に大きな電流利得
を持つものを選ぶ。このような負入力型センス・
ゲートとして適当かつ簡単なものの一例としては
公知のスキツド・ゲート構成を利用できる。

本発明ではさらに、このような負入力型のセン
ス・ゲートが零電圧状態にあるとき、既述のキヤ
パシタンス要素と当該センス・ゲート内の上記し
た超伝導経路との直列回路を含む電流経路により
回路電流の両端が短絡されるように、当該回路電
流線の他端（セツト・ゲートやセンス・ゲートが
接続されているのとは対向する端部）をセンス・
ゲートの接地側端子に電気的に接続する。これに
より、メモリ・ループ中から永久還電流が選択的
に放出されたとき、この放出電流を微分電流とし
て流し得る読出しループが形成される。一般にこ
の種のジヨセフソン・メモリ回路では、基板上に
基準電位（接地電位）を形成するグラウンド・プ
レーンが設けられているので、本発明の一態様に
従うように、このような回路電流線他端とセン
ス・ゲート接地側端子間の接続には、その電流経
路の少なくとも一部としてこのグラウンド・プレ
ーンを利用することができる。

さらに、どれかの超伝導メモリ・ループからそ
れの保持していた永久還電流が読出しループ中に
微分電流として放出され、これがセンス・ゲート
に対し、その接地側端子から制御端子を介して流
出する負の制御電流として与えられた結果、当該
センス・ゲートが電圧状態に遷移し、その出力端
子からセンス電流を流出させたときには、このセ
ンス電流の少なくとも一部を再書込み指令電流と
してセツト・ゲートの制御端子に帰還させ得るよ
うに、センス・ゲートの出力端子とセツト・ゲー
トの制御端子とを接続する再書込み信号線を設け
る。

上記構成が本発明の最も基本的な態様を開示し
ているが、この基本構成を応用し、さらに通常の
Ｘ行Ｙ列メモリ空間を構成する場合には、上記し
たメモリ・セル列を行方向に複数列並設し、各メ
モリ・セル列ごとに上記したセツト・ゲートとセ
ンス・ゲートの組を一組づつ備えさせると共に、
そのようにして並設される各メモリ・セル列に含
まれるメモリ・セルの個数を同じとし、各メモ
リ・セル中のジヨセフソン・スイツチの臨界電流
値を制御するために設けられている制御信号線
を、それぞれ、行方向に並設されている複数のメ
モリ・セル列中にあつて対応する位置を占めるメ
モリ・セル群に共通のワード選択線とする。

［作用］本発明の構成に従つたジヨセフソン・メモリ回
路によれば、通常の設計手続である各ゲート回路
電流やゲート制御電流、ジヨセフソン・メモリ・
ループ中のジヨセフソン・スイツチに対する制御
電流（Ｘ選択電流ないしワード線電流）の各タイ
ミング関係を適当に設定するだけで、各ジヨセフ
ソン・メモリ、セルからの記憶内容を非破壊的に
読出すことができる。

換言すれば、読出しモード時にてそのときどき
で選択されたジヨセフソン・メモリに永久還電流
を存在に対応する論理値（便宜上、論理値“１”
をこれに対応させる）が記憶されていた場合、一
旦、当該論理値“１”の読出し動作に従つてこの
メモリ・ループから当該永久還電流がその放出ル
ープである読出しループに放出されても、再度、
そのメモリ・ループ中に永久還電流生成のための
電流を注入することができる。

また、このように、単に論理値“１”の非破壊
的な読出しが可能となるだけではなく、読出しモ
ード終了後において読出しループ中に残存電流が
残るようなこともない。

これはすなわち、本発明においては特徴的なこ
とに、当該読出しループ中にキヤパシタンス要素
が直列に介在しており、また、センス・ゲートに
はその接地側端子から制御端子に抜ける方向に流
出する負の制御電流によつてスイツチングするセ
ンス・ゲートを用いているため、読出しモード時
にそのときどきで選択されたジヨセフソン・メモ
リ・セルの超伝導メモリ・ループから読出しルー
プに放出された電流は微分波形の電流となり、そ
のような微分波形の電流は、それによつて負入力
型のセンス・ゲートを動作させ、当該論理値を読
出させた後、キヤパシタンス要素のキヤパシタン
スを含む所定の回路時定数に従つて自動的に消滅
するからである。当然、従来は必要であつた残存
電流消去のためのリセツト・ゲートや熱変換抵抗
等は本発明のジヨセフソン・メモリ回路では原理
的に不要となる。なお、超伝導メモリ・ループに
関し、電流出し入れのない論理値“０”の読出し
動作が非破壊的になるのはもちろんである。

さらに、本発明によると、セツト・ゲートと負
入力型のセンス・ゲートは各メモリ・セル列ごと
に一組づつ、その一端側にのみ、集約的に配置し
得るので、センス・ゲートの出力端子からセツ
ト・ゲートの制御端子への電流帰還線路（再書込
み信号線）も、第４図示の従来例に比し、相当に
短くすることができる。

超伝導メモリ・ループへの論理値“１”または
“０”の選択的な書込みは、当該超伝導メモリ・
ループへの制御電流印加に際し、セツト・ゲート
を選択的に電圧状態にしておくか否かで、すでに
述べた従来例と同様の手続に従い同様の原理で行
なえる。ただこのときにも、本発明の場合、従来
例と異なり、論理値“１”の書込みのため、選択
した超伝導メモリ・ループに永久還電流を注入す
る際、その書込み用電流ループは上記した読出し
ループとは別途なものとなるので、当該書込みモ
ード終了後、読出しループ中に不確定な電流状態
が生起するおそれがない。

［実施例］第１図には本発明に従つて構成されたジヨセフ
ソン・メモリ回路３０の望ましい一実施例が示さ
れている。図中、すでに説明した第３，４図中と
同一の符号の付されている構成要素は本発明のジ
ヨセフソン・メモリ回路においてもそれら従来例
における同一ないし同様な構成要素を示す。

本発明を適用することにより、非破壊読出しが
可能な超伝導メモリ・セル列は、実質的に一般的
な形態として既述した第３図示のメモリ・セル列
と同様の構成を有していて良い。

すなわち、超伝導メモリ・ループ内に一つ以上
の磁束量子が捕えられているか否か、すなわち永
久還電流が流れているか否かにより、選択的、弁
別的に記憶している二値論理値の“１”，“０”を
表す磁束量子利用型のジヨセフソン・メモリ・セ
ル１０が複数個（１０_-1〜１０_-o）、一本の回路
電流線１２中に直列に接続されており、これが一
列分のメモリ・セル列を構成している。これをさ
らに、一般的なＸ行Ｙ列マトリツクス構成による
メモリ空間に展開する場合には、こうしたメモ
リ・セル列を複数列、行方向に並設するが、これ
については後に述べるものとし、ここでは図示さ
れている一列分のメモリ・セル列についてのみ、
説明を続ける。

図示されている個々のジヨセフソン・メモリ・
セル１０は、基本的には交流スキツド構成を採る
もので、少なくともまず、所定個数の磁束量子を
選択的に捕獲し得る超伝導メモリ・ループ１１を
有している。この超伝導メモリ・ループ１１上に
は、磁気結合した制御信号線１３を流れる外部制
御電流I_Xによりその臨界電流値が制御される少な
くとも一つのジヨセフソン・スイツチJsと、回路
電流線１２に直列に挿入されるための一対の電流
注入端子P₁，P₂が備えられている。これら電流
注入端子P₁，P₂は、そのときどきのセル動作状
態に応じ、どちらか一方が電流の流入側となり、
他方が流出側となる。

なお、各超伝導メモリ・ループ１１中の個々の
ジヨセフソン・スイツチJsは、制御信号線１３が
磁気結合した単体のジヨセフソン接合によつて構
成できるが、より一般的には、これ自体、三接合
型等の直流スキツド構成とされることも多い。

さらに、超伝導メモリ・ループ１１は、上記し
た一対の電流注入端子P₁，P₂を界にしてみると、
右と左の二つの分岐線路（ブランチ）に分けるこ
とが可能であり、図示の場合には左側の分岐線路
中に既述したジヨセフソン・スイツチJsが直列に
挿入されているのであるが、対して右側の分岐線
路中にはインダクタンスLcが直列に挿入されて
いる。実際には当然、左側の分岐線路中にもイン
ダクタンス成分が見込めるが、一般には左右分岐
線路中のインダクタンス成分は大いに異ならせた
方が有利なため、この種の交流スキツド利用型の
メモリ・セルでは通常、その回路図上での表現と
して、ジヨセフソン・スイツチJsを含む左側分岐
線路中のインダクタンス成分は無視され、集約的
な意味でインダクタンスLcのみが示される。

ただし、図示の超伝導メモリ・セル１０の構成
はあくまで例示のために原理的な構成を示したも
のであつて、実際にはより複雑な構成となること
が多い。ジヨセフソン・スイツチJsが既述のよう
にそれ自体、複数のジヨセフソン接合を有する構
成になつているのみならず、そのようなジヨセフ
ソン・スイツチング・ゲート構造が超伝導メモ
リ・ループ１１中の複数個所に設けられていた
り、あるいはまたインダクタンス成分が各所に見
込まれたり、さらには必要に応じ、共振抑制用の
ダンピング抵抗が付されたりする場合もある。

が、いずれにしろそうしたものも、等価回路的
には図示構成にて原理的な動作説明を行なえる。
例えば論理値の書込や読出しに関して開閉制御を
受けるジヨセフソン・スイツチがあれば、それが
代表的に図示ジヨセフソン・スイツチJsとして示
されており、また各所にインダクタンス成分が見
込まれていても、それらは超伝導メモリ・ループ
１１を全体として外部から見た動作に関与する合
成インダクタンス成分として集約的にインダクタ
ンスLcで示されていると見ることができれば、
そのようなセルも本発明に用いることができる。

さらに言うなら、本発明の要旨構成中に言うよ
うに、超伝導メモリ・ループと、この超伝導メモ
リ・ループに設けられた一対の電流注入端子と、
超伝導メモリ・ループに設けられ、外部からの制
御電流により臨界電流値の制御を受けて零電圧状
態と電圧状態の間で遷移し、当該超伝導メモリ・
ループを選択的に閉成、開放する一つ以上のジヨ
セフソン・スイツチと、臨界電流値制御用の該制
御電流を流すための制御信号線とを有し、超伝導
メモリ・ループ中に永久還電流が流れているか否
かにより、二値論理値を弁別的に記憶できる超伝
導メモリ・セルであれば、等しく本発明のジヨセ
フソン・メモリ回路中の超伝導メモリセルとして
用いることができる。

複数のメモリ・セル１０を直列に接続している
回路電流線１２の一端（図示の場合、上端）側に
はセツト・ゲート２１の出力端子が負荷抵抗を介
して接続しており、当該セツト・ゲート２１の制
御端子には論理値“１”の書込み指令電流I_Mが選
択的に入力可能となつている。ただし本項でも、
説明の便宜上、超伝導メモリ・ループ１１内に所
定個数の磁束量子が捕えられ、永久還電流が流れ
ている状態を論理値“１”の記憶状態に対応させ
ている。

セツト・ゲート２１の出力端子が接続している
回路電流線１２の同じ端部（上端）側には、キヤ
パシタの回路図記号で示されたキヤパシタンス要
素Ｃ。を直列に介し、負の制御電流でスイツチン
グ動作するセンス・アンプ４０の制御端子が接続
している。センス・アンプ４０はセンス・ゲート
と読み換えて良いが、電流利得が高い方が望まし
いので、アンプという表現を用いている。

センス・アンプ４０の出力は、図示しない外部
回路系に対して本ジヨセフソン・メモリ回路３０
の読出し結果をセンス電流I_Sの供給という形で表
すため、出力端子T_Oに接続されているが、同時
に、当該出力端子T_Oは再書込み信号線２４を介
し、セツト・ゲート２１の制御端子にも接続して
いる。

このようなセツト・ゲート２１やセンス・アン
プ４０の中、セツト・ゲート２１は通常の正入力
型のジヨセフソン・スイツチング・ゲート、すな
わち制御電流がゲート内部に向けて流入すると電
圧状態に遷移し、出力電流を生ずるもので良いの
で、これには直流スキツド構成とか電流注入型構
成等、公知既存のジヨセフソン・スイツチング・
ゲート構造の中から適当なるものを選択すること
ができる。中でも、特開昭56−32830号公報や特
開昭57−99034号公報にての本出願人による開示
以降、すでにこの種の分野において単に4JL型と
略称される程周知となつている電流注入型四接合
閉ループ・ジヨセフソン・スイツチング・ゲート
の採用は望ましい。簡単な構成の割に十分な電流
利得を採れる（入力感度が高い）からである。

いずれのタイプを利用するにしても、本発明の
セツト・ゲート２１として利用できるジヨセフソ
ン・スイツチング・ゲートは、第１図中に単にブ
ロツクで示すように、ゲート電源である回路電流
の与えられる端子、接地側に接続される端子、制
御電流を受ける端子、そして制御電流を受けたと
き外部回路に出力電流を送り出す出力端子を有す
る四端子回路で表現できる。

センス・アンプ４０も、同様に回路図上での表
現では四端子回路で表すことができるが、本発明
に適用されるセンス・アンプ４０は上記したっよ
うに負の制御入力で動作するものであることが必
要である。つまり、当該ゲートの接地側端子から
入力し、ゲート内部の超伝導経路を介して制御端
子から出力して行く電流によつて零電圧状態から
電圧状態に遷移することにより、出力端子を介し
て出力電流（センス電流）を出力できるものであ
る必要があり、その上で、先に述べたように、あ
る程度以上に大きな電流利得を持つものが望まし
いし、また実際上、読出しループ２３中に選択的
に流れる論理値“１”の読出し電流（後述）の損
失を抑えるため、その入力インピーダンスが十分
低く、零または零に近いもの程良い。

このような負入力型センス・アンプ４０として
適当かつ簡単な回路構成のものを公知例の中から
探すのならば、二接合ないし三接合スキツド・ゲ
ートがあるが、第２図にはその中、二接合スキツ
ド・ゲートの基本構造に対する等価回路が示され
ている。

説明すると、超伝導閉ループ４２があり、これ
に一対のゲート電流注入端子が備えられている。
ただし、その中、一般に接地Ｅの側に接続される
方を接地側端子、他方を回路電流端子と呼ぶこと
ができる。

超伝導閉ループ４２には、一対の電流注入端子
を界としての左右の各分岐線路中にそれぞれジヨ
セフソン・スイツチJ₁，J₂が備えられ、また、各
ジヨセフソン・スイツチJ₁，J₂には直列にインピ
ーダンスL₂，L₄が配されている。そして、これ
らインピーダンスL₂，L₄に対し、制御電流を流
すための制御電流線に備えられているインピーダ
ンスL₁，L₃が磁気的に結合している。

このような構造であれば、回路電源としての回
路電流I_Rを超伝導閉ループ４２に流し込んだ状態
で、接地ＥからインピーダンスL₁，L₃を通り図
示矢印方向に抜ける制御電流I_LOが制御電流線に
印加されると各ジヨセフソン・スイツチJ₁，J₂を
電圧状態に遷移させ、それまで直流閉ループ４２
を介して接地に抜けていた回路電流I_Rを出力端子
T_Oから外部への出力電流I_Sとして転流することが
できる。

このような二接合スキツド・ゲート４１を本発
明のセンス・アンプ４０として選択した場合に
は、上記で回路電流、制御電流、そして出力電流
に用いた各符号はそのまま、第１図中で用いられ
ている各符号に対応し、すなわち、第２図中の制
御電流I_LOは、後述する第１図示のメモリ回路の
動作における永久還電流I_Lの読出しループに対す
る放出電流I_LOに対応し、第２図中のゲート出力
電流I_Sは第１図中のセンス電流I_Sに対応する。ま
た、第２図中の回路電流I_Rは第１図中の回路電力
に対応する外、これも後述のように、読出しモー
ドの指令電流I_Rと呼ぶこともできる。

実際上、本発明に必要な負入力型センス・アン
プ４０としてこのような二接合スキツド・ゲート
４１が望ましいのは、全く同一の回路構成であつ
ても電源と接地とに対する制御電流線両端の継ぎ
換えや、さらに改変を要するにしてもインピーダ
ンス結合部分の設計変更等、簡単な手段で正入力
型、負入力型のどちらも得ることができ、かつ、
必要な電流利得を取り得るからである。入力イン
ピーダンスも十分低い。ただしもちろん、これは
限定的なことではなく、三接合型でも上記同様の
機能を持つ外、電流注入タイプである4JL型のス
イツチング・ゲートを含む回路構造であつても、
第２図示のような二接合スキツド利用時とは異な
り、単段ゲートでという訳にはいかないにしろ、
本発明のセンス・アンプ４０として利用可能なス
イツチング回路は構成可能である。

ここで注意すべきは、通常、この種のジヨセフ
ソン回路系において普通に設けられる基板上のグ
ラウンド・プレーンを、この実施例では回路電流
線１２の他端とセンス・アンプ４０の接地側端子
Ｅとの間の接続に合理的に利用しているというこ
と、換言すれば、本発明によると、この実施例に
認められるように、特に専用の配線用線路を別途
に用意せずとも、回路電流端子１２の他端から当
該グラウンド・プレーンを通りセンス・アンプ４
０の接地側端子に至り、当該センス・アンプ４０
の接地側端子からゲート内部の超伝導経路である
制御信号線を抜け、キヤパシタ要素C_Oを介して
回路電流線の上端に戻る電流ループ経路２３（仮
想線）を形成できるということである。このルー
プ経路２３は、以下に述べる読出しループ２３と
なる。

このような構成による本発明のジヨセフソン・
メモリ回路３０を用いて二値論理情報の書込み、
読出しは、例えば次のような手順でなすことがで
きる。

まず、書込みモード下にあつて選択した超伝導
メモリ・セル１０ないしその超伝導メモリ・ルー
プ１１への論理値“１”の書込みは、セツト・ゲ
ート２１に電源電流（ゲート電流）I_Wを与えた状
態で、論理値“１”の書込み指令電流I_Mであるゲ
ート制御電流をこのセツト・ゲート２１に流し込
み、当該セツト・ゲート２１を電圧状態にスイツ
チングし、出力電流Iyを生じさせて、この出力電
流Iyを回路電流線１２の一端から接地に抜ける当
該回路電流線の回路電流Iyとして印加する。

一方、回路電流線１２に直列に挿入されている
複数個のジヨセフソン・メモリ・セル１０_-1〜１
０_-oの中、そのときどきで書込み対象として選択
した超伝導メモリ・セルの制御信号線１３には制
御電流ないしＸ選択電流Ixを流す。

すると、この選択されたジヨセフソン・メモ
リ・セル１０のジヨセフソン・スイツチJsのみが
電圧状態に遷移するので、その後、制御電流I_Xを
先に切つてからセツト・ゲート２１への電源電流
I_Wを立ち、回路電流Iyを立ち下げることにより、
当該セル１０の超伝導メモリ・ループ１１中には
注入電流の大きさに応じた複数個の磁束量子が捕
えられ、第１図中、ジヨセフソン・メモリ・セル
１０_-1の超伝導メモリ・ループ１１_-1に代表させ
て括弧書きの符号I_Lで示すように、当該選択され
ているメモリ・セルの超伝導メモリ・ループ１１
には永久還電流I_Lが発生し、もつて論理値“１”
の書込みが全うされる。

この論理値“１”の書込み動作は、その以前の
ジヨセフソン・メモリ・セル１０の記憶内容の如
何にはかかわらない。例え論理値“１”が記憶さ
れていて、その超伝導メモリ・ループ１１に永久
還電流I_Lが存在していた状態にあつても、上記の
ように回路電流Iyと制御電流Ixの存在により当該
メモリ・ループ中のジヨセフソン・スイツチJsが
一旦でも電圧状態にスイツチングすれば、それに
より、以前に存在していた永久還電流I_Lは後述す
る電流放出ループないし読出しループ２３に放出
され（記憶内容の消去に相当）、その後に再度、
この超伝導メモリ・ループ１１に永久還電流I_Lが
改めて書込まれる状態となるからである。

なお、このように以前の記憶内容の消去時に選
択された超伝導メモリ・ループ１１から読出しル
ープ２３に放出される電流I_LOは、すでに述べた
センス・アンプ４０の接地側端子から制御端子に
抜け、キヤパシタ要素C_Oを通つて還流する微分
電流となり、この経路の微分時定数に従つて消滅
するが、この書込みモード下においてはセンス・
アンプ４０には電源電流I_Rが与えられておらず、
アクテイブになつてはいないため、センス・アン
プ４０は単にその内部の制御線電流経路が超伝導
線路として放出電流I_LOの通り道となるだけであ
る。

このような論理値“１”の書込みに対し、論理
値“０”を書込む場合には、セツト・ゲート２１
に“１”書込み指令電流I_Mを与えることなく、選
択したジヨセフソン・メモリ・セル１０に制御電
流I_Xのみを印加すれば良い。

選択されたジヨセフソン・メモリ・セル１０の
それ以前の記憶内容が論理値“０”であつた場合
には、この書込みモード下において制御電流I_Xの
みが印加されても何の状態変化も起きず、そのジ
ヨセフソン・メモリ・セルの超伝導メモリ・ルー
プ１１には制御電流I_Xの立ち下げ後、以前と同様
に何の有意の電流も存在せず、これをして新たに
論理値“０”の記憶された状態となり得る。

一方、選択したジヨセフソン・メモリ・セル１
０に予め“１”が書込まれていた場合には、上記
制御電流I_Xの印加に伴い、自動的に論理値“０”
への書替え動作が生起する。

つまり、そのメモリ・セル１０が論理値“１”
の記憶状態にあつて超伝導メモリ・ループ１１に
予め永久還電流I_Lが流れていた場合には、制御電
流I_Xの印加により、その超伝導メモリ・ループ１
１に回路電流Iyが与えられていなくとも、当該制
御電流I_Xと永久還電流I_Lとの相乗効果により、い
わゆるボルテツクス遷移によつて当該超伝導メモ
リ・ループ１１のジヨセフソン・スイツチJ_Sが一
旦、開き、それにより永久還電流I_Lを上記した読
出しループ２３中に放出することができる。

このようにして、記憶内容を一旦消去した後に
ジヨセフソン・スイツチJ_Sが再び閉じるので、制
御電流I_Xの立ち下げ後、すなわち書込みモード終
了時以降、最早その超伝導メモリ・ループ中には
有意の電流が存在しない状態となり、所期通り、
論理値“１”が論理値“０”に書替えられたこと
になる。

次に、本発明の特徴が良く表れる非破壊読出し
動作につき説明する。

読出しモード下では、センス・アンプ４０に電
源電流（ゲート電流）I_Rを与え、これをアクテイ
ブにした状態下で、一本の回路電流線１２に直列
となつている複数個の超伝導メモリ・ループ１１
_−１〜１１_-oの中、読出すべきジヨセフソン・メモ
リ・セル１０_-jの超伝導メモリ・ループ１１_-jni
対し、制御電流ないしＸ選択電流I_Xを与える。

以下、サフイツクスは省略するが、今、当該選
択されたジヨセフソン・メモリ・セル１０が論理
値“１”を記憶しており、その超伝導メモリ・ル
ープ１１中に予め永久還電流I_Lが存在していたと
する。ちなみに、超伝導メモリ・ループ１１内の
当該永久還電流I_Lの大きさは、その超伝導メモ
リ・ループ１１内にｋ個の磁束量子が捕えられて
いたとすると、一磁束量子をΦ_Oで表して、 L_C・L_L≒ｋ・Φ_O ……(1) なる式から導出される。ここでL_Cは、既述した
通り（また図示もしているように）、超伝導メモ
リ・ループ１１に持たされているインダクタンス
である。

しかるに、読出しモード下においてＸ選択電流
I_Xが流され、これにより制御を受けるジヨセフソ
ン・スイツチJ_Sが最早、一個の磁束量子をも捕え
られない状態にまで、その臨界電流値が下げられ
ると、当該ジヨセフソン・スイツチJ_Sは電圧状態
にスイツチングし、超伝導メモリ・ループ１１内
に捕えられていた永久還電流I_Lが上記のように超
伝導読出しループ２３に放出される。

この永久還電流を放出した超伝導メモリ・ルー
プを除く他のループ群の等価インダクタンスおよ
び超伝導読出しループ２３の直列インダクタンス
をまとめて等価インダクタンスL_Bにて表すと、
この放出電流I_LO、すなわち超伝導読出しループ
２３内を流れるようになつた論理値“１”の読出
し電流I_LOの大きさは、一般に上記したインダク
タンスL_Bと超伝導メモリ・ループのインダクタ
ンスL_Cとの関係がL_B＞＞L_Cになることから、ほ
ぼ、 I_LO＝ｋ・Φ_O／L_B＋L_C≒L_C／L_B・I_L ……(2) となる。

もつとも、こうした説明は、厳密にはすでに述
べた第４図示の従来例におけるように、キヤパシ
タンス要素を介在させない読出しループに定常的
に流れ得る超伝導電流I_LOの大きさに関するもの
であり、本発明の場合には当該読出しループ２３
中に直列に介在するキヤパシタ要素C_Oの存在に
よつて当該放出電流I_LOは微分されるが、それで
もなお、この説明から、本発明の場合にも超伝導
メモリ・ループ１１に捕えさせる磁束量子の数ｋ
を適当な個数以上となるようにし、かつ、キヤパ
シタ要素C_Oの大きさを適当な値以上とすれば、
選択された超伝導メモリ・ループ１１から読出し
ループ２３に放出された論理値“１”の読出し電
流I_LOの大きさやパルス時間幅は十分な値を持つ
ようにし得ることが分かる。

この論理値“１”の読出し電流I_LOは、例え微
分波形と言えども、読出しモード時にアクテイブ
になつているセンス・アンプ４０にとつて正規の
負の制御入力電流I_LOとなるので、すでに説明し
た動作原理に従い、これが電圧状態にスイツチ
し、その出力端子T_Oから図示しない外部回路に
対し、論理値“１”を読出したことを表すセンス
電流I_Sが供給される。

しかるに、このような動作は、明らかに破壊読
出しであるが、本発明によると、センス電流I_Sの
発生に引き続き、同じ論理値“１”の再書込み動
作が生起する。

すなわち、センス・アンプ４０の出力端子から
出力されたセンス電流I_Sは、少なくともその一部
が再書込み信号線２４を介し、再書込み指令電流
I_M′としてセツト・ゲート２１の入力に帰還され
るので、ここで説明している読出しモード時にも
当該セツト・ゲート２１に予め回路電流I_Wを供給
しておくようにすれば、当該再書込み指令電流
I_M′の到着により、このセツト・ゲート２１を電
圧状態にスイツチングさせ、回路電流線１２に回
路電流Iyを与えることができる。

そこで、このときにもまだ、読出し対象の超伝
導メモリ・セルの選択に用いたＸ選択電流I_Xが流
れ続けているようなタイミング関係を設定してお
くと、すでに説明した書込みモード下と同様、再
度、当該超伝導メモリ・セル１０ないしその超伝
導メモリ・ループ１１に対し、論理値“１”が再
書込みされる。再書込み動作の終了は、やはりＸ
選択電流I_Xを先に立ち下げてから回路電流Iyを立
ち下げることによる。

これに対し、読出しモード下において選択した
ジヨセフソン・メモリ・セル１０の記憶内容が論
理値“０”であり、その超伝導メモリ・ループ１
１中に永久還電流I_Lが存在していなかつた場合に
は、センス・アンプ４０に電源電流I_Rを与えた状
態で対応するＸ選択電流線１３にＸ選択電流I_Xを
与えても、読出しループ２３中に放出される電流
I_LOは存在しないから、センス・アンプ４０の出
力端子T_Oから流出し得るセンス電流I_Sの存在はな
い。したがつて、図示しない外部の回路系は、当
該読出しタイミングにおいて当該センス・アンプ
４０からのセンス電流I_Sがないという条件によ
り、そのときに選択されたジヨセフソン・メモ
リ・セル１０の記憶内容が“０”であつたことを
知ることができる。もちろん、この論理値“０”
の読出し動作は超伝導メモリ・ループ１１に対す
る電流の出し入れがないから、もとより非破壊的
である。

以上、本発明のジヨセフソン・メモリ回路３０
を単位のメモリ・セル列、すなわち一ビツト線分
についてのみ、説明した。しかし、本発明は通常
のＸ行Ｙ列マトリツクス構成を採るメモリ空間に
容易に展開可能である。

その場合には、第１図中に示されている回路電
流線１２を単位のビツト線と考え、当該第１図示
の回路を行方向に複数列、並設すれば良い。この
とき、各列の回路電流線ないしビツト線１２_-iに
含ませるメモリ・セル１０の数は同じくし、第１
図示の制御信号線１３_-j（ｊ＝１，２，３……
ｎ）が各列の対応する位置にあるメモリ・セルの
全てに共通のＸ選択線となるようにすると、既述
した読出しモードでは、どれか一つの制御信号線
１３_-jを選択してそれに制御電流I_X-jを流すと、
この制御信号線１３_-jに関与している全てのメモ
リ・セルの内容が一括的に読出されるワード選択
動作となる。したがつて、制御信号線１３_-jはワ
ード選択線とも呼ぶことができる。

一方、書込みは各ビツトごとになす場合、既述
した所において論理値“０”を選択したビツトの
超伝導メモリ・セルにのみ、当該論理値“０”を
書込もうとしても、ただ単にそのセルに対するＸ
選択線ないしワード選択線１３_-jにのみ、制御電
流I_X-jを供給しただけでは、このワード選択線１
３_-jに接続している全ての超伝導メモリ・ループ
１１の中、論理値“１”を記憶しているセルがあ
つた場合、すでに説明したボルテツクス遷移原理
により、そうしたセルの記憶内容も論理値“０”
に書替えらえてしまう。

そこで、Ｘ行Ｙ列構成を取り、かつワード選択
線構成を採用する場合には、特に論理値“０”の
書込み時には、選択したビツト列以外のビツト列
は本発明に従う非破壊読出し動作をさせるべく、
既述した読出しモードとすれば良い。

いずれにしても、以上詳説したように、本発明
によると、論理値“１”を記憶している超伝導メ
モリ・ループからその永久還電流の放出という形
で当該論理値“１”を破壊的に読出した後にも、
直ちに同じ論理値“１”を自動的に再書込みする
ことができ、少なくとも等価的には非破壊読出し
を満足すべきとする市場の要請に応えることがで
きる。

のみならず、当該論理値“１”の読出し終了後
の状態として、先の従来例に関して述べたような
読出しループ２３中の電流不確定状態の発生は合
理的に防止し得る。

なぜならば、当該読出しループ中を流れる電流
はキヤパシタンス要素C_Oの存在の故に微分的な
ものであり、当該キヤパシタンス要素C_Oのキヤ
パシタンスに従つた時定数に応じ、所定の時間経
過後には必ず零に落ちるからである。したがつ
て、第４図示の従来例においてはほとんど必須で
あつたリセツト・ゲートや抵抗等は不要になる。

さらに、セツト・ゲート２１もセンス・アンプ
４０も、メモリ・セル列を構成している回路電流
線１２の一端側にのみ、電気的に接続すれば良
い。そのため、センス・アンプ４０の出力端子か
らセツト・ゲート２１の制御端子に接続される再
書込み信号線２４を十分に短いものとすることが
でき、かつ、そのような配線路がメモリ空間中を
横切らないでも済むようになる。

なお、本発明で用いるキヤパシタンス要素C_O
としては、文字通り、誘電体薄膜を一対の電極で
挟んだような通常のキヤパシタ構造であつて良い
ことはもちろん、少なくとも所定のキヤパシタン
スを呈し得るものであれば、その具体的な構造の
如何は問わない。半導体系との共存が可能な状態
であれば、ダイオードの空乏層を利用した容量等
であつても良い。

また読出しモード下において読出しループ２３
に微分波形で放出される放出電流I_LOの大きさや
パルス幅をセンス・アンプ４０により検出可能な
値にするためには、このキヤパシタンス要素C_O
のキヤパシタンスの値を適当な大きさにすれば良
い旨、先に述べたが、望ましいことに、実際には
余り大きくする必要のないことが多く、通常のジ
ヨセフソン接合系の持つている接合容量と同程度
のピコ・フアラツド・オーダで済むことが多い。
既述の二接合スキツド構成を始め、この種のジヨ
セフソン回路系におけるスイツチング・ゲートは
本質的に高速動作可能であり、またある程度以上
の電流利得ないし入力感度も見込めるため、セン
ス・アンプ４０としては、負の入力制御電流とな
る微分波形の放出電流I_LOがかなり鋭くても十分
に応答可能だからである。

また、上記した各電源電流I_W，I_Rや“１”書込
み指令電流I_M，Ｘ選択電流（ワード選択電流）I_X
等は、それぞれ、互いに所定の位相関係とデユー
テイ関係にある単極性パルス電源から得ることが
できる。

［効果］本発明によれば、特に従来問題のあつたジヨセ
フソン・メモリ・セル列中からの非破壊読出しに
関し、これを実現するための回路構造として、簡
便で確実な動作のものを提供できるだけではな
く、従来例の中で優れた回路構造にあつてもなお
かつ認められた欠点を解消することができる。

すなわち、読出しモード下において選択された
超伝導メモリ・ループからの放出電流はその放出
経路中に直列に挿入されているキヤパシタンス要
素により微分電流となるので、センス・アンプ
（センス・ゲート）による検出動作の後、自動的
に零に落ちることができ、従来のように残存電流
が生じてしまうおそれがない。

当然、そうした不確定な要因である残存電流消
去のためにリセツト・ゲートや抵抗を必須とする
ことがなく、その分、回路構造は確実に簡素化
し、かつ動作信頼性が増す。

また、少なくとも読出しモード終了時において
等価的に非破壊読出しになつていることを満たす
ため、破壊読出しに引き続く再書込み動作を促す
関係上、再書込み信号線として、センス・アンプ
の出力からセツト・ゲートの制御入力への電流帰
還線路を必要とするにしても、本発明によると当
該セツト・ゲートやセンス・アンプを複数のメモ
リ・セルを直列に接続している回路電流線の一端
側にのみ、電気的に接続すれば良いので、そのよ
うな電流帰還線路は従来例に比し、十分に短くで
き、かつメモリ空間の配置を邪魔することのない
位置に設けることができる。

こうしたことから結局、本発明によると、この
種のジヨセフソン・、メモリ回路として、簡素な
構成でメモリ空間やゲート配置関係の設計自由度
も高く、動作信頼性も高い、極めて実用的な超伝
導メモリ回路を構成することができる。

【図面の簡単な説明】

第１図は本発明に従つて構成された一実施例と
してのジヨセフソン・メモリ回路の単位のメモ
リ・セル列に関する回路部分の概略構成図；第２
図は本発明で用いる負入力型センス・アンプに適
用可能な一例としての公知の二接合スキツド・ゲ
ートの概略構成図；第３図は一般的なジヨセフソ
ン・メモリ・セル列の概略構成図；第４図は従来
例の中でも優れていると思われる非破壊読出し方
法を満たすために構成された従来のジヨセフソ
ン・メモリ回路における単位のメモリ・セル列に
関する回路部分の概略構成図；である。図中、１０は個々のジヨセフソン・メモリ・セ
ル、１１は超伝導メモリ・ループ、１２は回路電
流線、１３は制御信号線ないしＸ選択またはワー
ド選択線、２１はセツト・ゲート、２３は電流放
出ループないし読出しループ、２４は再書込み指
令信号線、２５はリセツト・ゲート、J_Sはジヨセ
フソン・スイツチ、４０はセンス・ゲートないし
センス・アンプ、４１はセンス・アンプとして利
用できる二接合スキツド・ゲート、である。

Claims

【特許請求の範囲】１超伝導メモリ・ループと、該超伝導メモリ・
ループに設けられた一対の電流注入端子と、該超
伝導メモリ・ループに設けられ、外部からの制御
電流により臨界電流値の制御を受けて零電圧状態
と電圧状態の間で遷移し、該超伝導メモリ・ルー
プを選択的に閉成、開放する一つ以上のジヨセフ
ソン・スイツチと、該制御電流を流すための制御
信号線とを有し、該超伝導メモリ・ループ中に永
久還電流が流れているか否かにより、二値論理値
を弁別的に記憶する超伝導メモリ・セルと；該超伝導メモリ・セルを一つ以上、それぞれの
上記超伝導メモリ・ループに備えられている上記
一対の電流注入端子を介して直列に接続し、一列
分のメモリ・セル列を構成する回路電流線と；上記メモリ・ループ中の上記永久還電流の存在
に対応する論理値の書込み指令電流が制御端子を
介して流入すると電圧状態に遷移し、その出力端
子から上記回路電流線の一端を介して該回路電流
線中に回路電流を流し込むセツト・ゲートと；上記回路電流線の上記一端にキヤパシタンス要
素を直列に介して制御端子を結合し、接地側端子
は上記回路電流線の他端に接続することにより、
零電圧状態においては該回路電流線の両端を該制
御端子と該接地側端子間のゲート内超伝導経路と
上記キヤパシタンス要素との直列回路を含む電流
経路により短絡し、上記メモリ・ループ中から選
択的に放出される上記永久還電流を微分電流とし
て流し得る読出ループを形成する一方、該読出し
ループ中に該微分電流が流れ、上記接地側端子か
ら上記制御端子を介して流出する方向の負の制御
電流として与えられると電圧状態に遷移し、出力
端子からセンス電流を流出させるセンス・ゲート
と：該センス電流の少なくとも一部を再書込み指令
電流として上記セツト・ゲートの上記制御端子に
帰還させるため、該センス・ゲートの上記出力端
子と該セツト・ゲートの上記制御端子とを接続す
る再書込み信号線と；を有して成るジヨセフソン・メモリ回路。２上記メモリ・セル列は行方向に複数列並設さ
れ、各メモリ・セル列ごとに上記セツト・ゲー
ト、センス・ゲートが一組づつ備えられていると
共に；上記並設された各メモリ・セル列に含まれる上
記メモリ・セルの個数は同じであつて、該各メモ
リ・セル中の上記ジヨセフソン・スイツチの臨界
電流値を制御するために設けられている制御信号
線はそれぞれ、該行方向に並設されている複数の
メモリ・セル列中にあつて対応する位置を占める
メモリ・セル群に共通のワード選択線となつてい
ること；を特徴とする請求項１に記載のジヨセフソン・メ
モリ回路。３上記セツト・ゲートは、電流注入型のジヨセ
フソン・スイツチング・ゲートにより構成されて
いること；を特徴とする請求項１または２に記載のジヨセフ
ソン・メモリ回路。４上記セツト・ゲートはスキツド型のジヨセフ
ソン・スイツチング・ゲートにより構成されてい
ること；を特徴とする請求項１または２に記載のジヨセフ
ソン・メモリ回路。５上記センス・ゲートはスキツド型のジヨセフ
ソン・スイツチング・ゲートにより構成されてい
ること；を特徴とする請求項１，２，３または４に記載の
ジヨセフソン・メモリ回路。６上記回路電流線の他端と上記センス・ゲート
の上記接地側端子との間の上記接続はグラウン
ド・プレーンによつていること；を特徴とする請求項１，２，３，４または５に記
載のジヨセフソン・メモリ回路。