JPH03276730A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH03276730A JPH03276730A JP7765190A JP7765190A JPH03276730A JP H03276730 A JPH03276730 A JP H03276730A JP 7765190 A JP7765190 A JP 7765190A JP 7765190 A JP7765190 A JP 7765190A JP H03276730 A JPH03276730 A JP H03276730A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、低濃度拡散ドレイン構造（以下「Ｌ Ｄ
Ｄ Ｊという。）を有するＭＯＳトランジスタおよびそ
の製造方法に関するものである。
Ｄ Ｊという。）を有するＭＯＳトランジスタおよびそ
の製造方法に関するものである。
従来のＬＤＤ構造のＭＯＳ）ランジスクについて、第４
図に基づいて説明する。
図に基づいて説明する。
第４図は従来のＮチャネル型ＭＯ３トランジスタの要部
を示す断面図である。
を示す断面図である。
第４図に示すように、シリコン基板１” （ｐ型ウェル
領域）上に酸化膜（図示せず）を堆積し、この酸化膜上
にポリシリコン膜（図示せず）を堆積した後、フォトリ
ソグラフフィ技術等により、ゲート酸化膜２が形成され
、さらにゲート酸化膜２上にポリシリコン膜からなるゲ
ート電極３が形成される。
領域）上に酸化膜（図示せず）を堆積し、この酸化膜上
にポリシリコン膜（図示せず）を堆積した後、フォトリ
ソグラフフィ技術等により、ゲート酸化膜２が形成され
、さらにゲート酸化膜２上にポリシリコン膜からなるゲ
ート電極３が形成される。
そしてゲート電極３をマスクとして用いて、燐（Ｐ）を
イオン注入することにより、低濃度のｎ拡散領域５が形
成される。
イオン注入することにより、低濃度のｎ拡散領域５が形
成される。
次にゲート電極３の側壁に化学的気相成長法（ＣＶＤ法
）により、スペーサとなる側壁酸化膜４が形成される。
）により、スペーサとなる側壁酸化膜４が形成される。
そしてゲート電極３および側壁絶縁膜４をマスクとして
用い、ヒ素（Ａｓ）をイオン注入することにより、ＭＯ
Ｓトランジスタのドレインおよびソースとなる高濃度の
ｎ゛拡散領域６が形成される。
用い、ヒ素（Ａｓ）をイオン注入することにより、ＭＯ
Ｓトランジスタのドレインおよびソースとなる高濃度の
ｎ゛拡散領域６が形成される。
このような１．、 Ｄ Ｄ構造を有するＭＯＳ ）ラン
ジスクは、低濃度のｎ−拡散領域５を形成することによ
って、ゲート電極３の端下の不純物濃度勾配を緩和する
ことによって、ドレイン近傍の電界強度を低減させるこ
とができる。
ジスクは、低濃度のｎ−拡散領域５を形成することによ
って、ゲート電極３の端下の不純物濃度勾配を緩和する
ことによって、ドレイン近傍の電界強度を低減させるこ
とができる。
しかしながら、このような従来のＭＯＳトランジスタに
おいて、ホットキャリアが発生した場合、その発生箇所
は側壁絶縁膜４の下部である。一方側壁酸化膜４は、Ｃ
ＶＤ法により形成され、界面準位が多い。したがって側
壁絶縁膜４ヘホツトキヤリアの注入が促進され、かつト
ラップ（捕獲）されやすくなり、ＭＯＳトランジスタの
特性が劣化するという問題があった。
おいて、ホットキャリアが発生した場合、その発生箇所
は側壁絶縁膜４の下部である。一方側壁酸化膜４は、Ｃ
ＶＤ法により形成され、界面準位が多い。したがって側
壁絶縁膜４ヘホツトキヤリアの注入が促進され、かつト
ラップ（捕獲）されやすくなり、ＭＯＳトランジスタの
特性が劣化するという問題があった。
また性能を引き出すために、闇値電圧Ｖｔｈを低下させ
ると、短チヤネル効果が著しくなるという問題があった
。
ると、短チヤネル効果が著しくなるという問題があった
。
この発明の目的は、上記問題点に鑑み、ホットキャリア
のトラップ量を低減でき、短チヤネル効果を抑制し、か
つ闇値電圧■いを低減できるＭＯＳトランジスタおよび
その製造方法を捉供するものである。
のトラップ量を低減でき、短チヤネル効果を抑制し、か
つ闇値電圧■いを低減できるＭＯＳトランジスタおよび
その製造方法を捉供するものである。
請求項（１）記載のＭＯＳトランジスタは、第１導電型
のシリコン基板と、このシリコン基板上に形成したゲー
ト電極と、このゲート電極の端下に形成したソースおよ
びドレインの一部となる低濃度の第２導電型の第１の拡
散領域と、この第２導電型の第１の拡散領域の外側に形
成したソースおよびドレインとなる高濃度の第２導電型
の第２の拡散領域と、シリコン基板の表面付近に、第２
導電型の第１の拡散領域と接合するように形成した低濃
度の第１導電型の表面層と、この第１導電型の表面層、
第２導電型の第１の拡散領域および第２導電型の第２の
拡散領域の直下に形成した高濃度の第１導電型の半導体
領域とを備えたものである。
のシリコン基板と、このシリコン基板上に形成したゲー
ト電極と、このゲート電極の端下に形成したソースおよ
びドレインの一部となる低濃度の第２導電型の第１の拡
散領域と、この第２導電型の第１の拡散領域の外側に形
成したソースおよびドレインとなる高濃度の第２導電型
の第２の拡散領域と、シリコン基板の表面付近に、第２
導電型の第１の拡散領域と接合するように形成した低濃
度の第１導電型の表面層と、この第１導電型の表面層、
第２導電型の第１の拡散領域および第２導電型の第２の
拡散領域の直下に形成した高濃度の第１導電型の半導体
領域とを備えたものである。
請求項（２）記載のＭＯＳトランジスタの製造方法は、
第１導電型のシリコン基板上に保護膜を形成する工程と
、この保護膜を介してシリコン基板中に不純物をイオン
注入することにより、シリコン基板の表面から深いとこ
ろまで高濃度の第１導電型の半導体領域を形成する工程
と、シリコン基板中に不純物をイオン注入することによ
り、シリコン基板の表面付近に低濃度の第１導電型の表
面層を形成する工程と、シリコン基板上にゲート電極を
形成する工程と、このゲート電極をマスクとして用いた
不純物のイオン注入により、ゲート電極の端下にソース
およびドレインの一部となる低濃度の第２導電型の第１
の拡散領域を形成する工程と、ゲート電極の側壁にスペ
ーサとなる側壁絶縁膜を形成する工程と、ゲート電極お
よび側壁絶縁膜をマスクとして用いた不純物のイオン注
入により、ソースおよびドレインとなる高濃度の第２導
電型の第２の拡散領域を形成する工程とを含む。
第１導電型のシリコン基板上に保護膜を形成する工程と
、この保護膜を介してシリコン基板中に不純物をイオン
注入することにより、シリコン基板の表面から深いとこ
ろまで高濃度の第１導電型の半導体領域を形成する工程
と、シリコン基板中に不純物をイオン注入することによ
り、シリコン基板の表面付近に低濃度の第１導電型の表
面層を形成する工程と、シリコン基板上にゲート電極を
形成する工程と、このゲート電極をマスクとして用いた
不純物のイオン注入により、ゲート電極の端下にソース
およびドレインの一部となる低濃度の第２導電型の第１
の拡散領域を形成する工程と、ゲート電極の側壁にスペ
ーサとなる側壁絶縁膜を形成する工程と、ゲート電極お
よび側壁絶縁膜をマスクとして用いた不純物のイオン注
入により、ソースおよびドレインとなる高濃度の第２導
電型の第２の拡散領域を形成する工程とを含む。
この発明の構成によれば、第１導電型のシリコン基板の
表面に低濃度な第１導電型の表面層を形成することによ
り、闇値電圧を低下させることができ、かつソースおよ
びドレインとなる第２導電型の第１の拡散領域および第
２導電型の第２の拡散層と、第１導電型の表面層との直
下に高濃度な第１導電型の半導体領域を形成することに
より、空乏層の広がりを抑制することによって、短チヤ
ネル効果を抑制することができる。また低濃度な第１導
電型の表面層および低濃度の第２導電型の第１の拡散領
域を形成することにより、ドレイン近傍の電界を緩和し
、電界強度のピークを側壁酸化膜の直下からゲート電極
の端下に移動させることができ、側壁酸化膜へのホット
キャリアのトラップ量を低減することができる。
表面に低濃度な第１導電型の表面層を形成することによ
り、闇値電圧を低下させることができ、かつソースおよ
びドレインとなる第２導電型の第１の拡散領域および第
２導電型の第２の拡散層と、第１導電型の表面層との直
下に高濃度な第１導電型の半導体領域を形成することに
より、空乏層の広がりを抑制することによって、短チヤ
ネル効果を抑制することができる。また低濃度な第１導
電型の表面層および低濃度の第２導電型の第１の拡散領
域を形成することにより、ドレイン近傍の電界を緩和し
、電界強度のピークを側壁酸化膜の直下からゲート電極
の端下に移動させることができ、側壁酸化膜へのホット
キャリアのトラップ量を低減することができる。
第１図はこの発明の一実施例のＮチャネル型ＭＯ３トラ
ンジスタの要部を示す断面図である。
ンジスタの要部を示す断面図である。
第１図に示すように、シリコン基板１上には、ゲート酸
化膜２を形成し、ゲート酸化膜２上にはゲート電極３を
形成し、ゲート電極３の側壁には側壁酸化膜４を形成し
た。
化膜２を形成し、ゲート酸化膜２上にはゲート電極３を
形成し、ゲート電極３の側壁には側壁酸化膜４を形成し
た。
シリコン基板１（ｐ型ウェル領域）において、側壁酸化
膜４の直下にはソースおよびドレインの一部となる低濃
度のｎ−型拡散領域５（第２導電型の第１の拡散領域）
を形成し、このｎ−型拡散領域５の横方向には、ソース
およびドレインとなる高濃度のｎ゛型拡散領域６（第２
導電型の第２の拡散領域）を形成した。またシリコン基
板１の表面付近であり、かつｎ−型拡散領域５と接合す
る領域には、低濃度のｐ−型の表面層７（第１導電型の
表面層）を形成した。
膜４の直下にはソースおよびドレインの一部となる低濃
度のｎ−型拡散領域５（第２導電型の第１の拡散領域）
を形成し、このｎ−型拡散領域５の横方向には、ソース
およびドレインとなる高濃度のｎ゛型拡散領域６（第２
導電型の第２の拡散領域）を形成した。またシリコン基
板１の表面付近であり、かつｎ−型拡散領域５と接合す
る領域には、低濃度のｐ−型の表面層７（第１導電型の
表面層）を形成した。
またｐ−型の表面層７．ｎ−型拡散領域５およびｎ゛型
拡散領域６の直下には、高濃度のｐ゛型半導体領域８（
第１導電型の半導体領域）を形成した。
拡散領域６の直下には、高濃度のｐ゛型半導体領域８（
第１導電型の半導体領域）を形成した。
第２図（ａ）〜げ）はこの発明の一実施例のＭＯＳトラ
ンジスタの製造方法をＮチャネル型ＭＯ３トランジスタ
に適用した例を示す工程順断面図である。
ンジスタの製造方法をＮチャネル型ＭＯ３トランジスタ
に適用した例を示す工程順断面図である。
第２図（ａ）に示すように、シリコン基板１（ｐ型ウェ
ル領域）の表面を熱酸化することにより、保護膜となる
膜厚約５００人の酸化ケイ素膜９を形成する。
ル領域）の表面を熱酸化することにより、保護膜となる
膜厚約５００人の酸化ケイ素膜９を形成する。
次に第２図Φ）に示すように、酸化ケイ素膜９を介して
シリコン基板１中に、ドーズ量的２×１０１２ｃｍ−２
のポロン（Ｂ）をイオン注入（加速電圧１５０ｋｅＶ、
矢印Ａ）することにより、シリコン基板１の表面から深
いところまで高濃度のｐ＋型半導体領域８を形成する。
シリコン基板１中に、ドーズ量的２×１０１２ｃｍ−２
のポロン（Ｂ）をイオン注入（加速電圧１５０ｋｅＶ、
矢印Ａ）することにより、シリコン基板１の表面から深
いところまで高濃度のｐ＋型半導体領域８を形成する。
次に第２図（Ｃ）に示すように、表面にドーズ量的２
Ｘ １０ ”ｃｍ−”のリン（Ｐ）をイオン注入するこ
とにより、高濃度のｐ゛型半導体領域８の表面の濃度を
低下させることによって、低濃度なｐ−型の表面層７を
形成する。
Ｘ １０ ”ｃｍ−”のリン（Ｐ）をイオン注入するこ
とにより、高濃度のｐ゛型半導体領域８の表面の濃度を
低下させることによって、低濃度なｐ−型の表面層７を
形成する。
次に保護膜である酸化ケイ素膜９を除去し、ｐ型の表面
層７の表面を熱酸化することにより、膜厚約１７０人の
酸化ケイ素膜１０を形成する。そしてこの酸化ケイ素膜
１０上にＬＰＣＶＤ （減圧ＣＶＤ）により、膜厚約４
０００人の多結晶シリコン膜１１を形成する。
層７の表面を熱酸化することにより、膜厚約１７０人の
酸化ケイ素膜１０を形成する。そしてこの酸化ケイ素膜
１０上にＬＰＣＶＤ （減圧ＣＶＤ）により、膜厚約４
０００人の多結晶シリコン膜１１を形成する。
次に第２図（ｄ）に示すように、ホトレジスト技術およ
びエツチング技術により、酸化ケイ素膜１０および多結
晶シリコン膜１１を配線形状にエツチングすることによ
って、ゲート酸化膜２およびゲート電極３を形成する。
びエツチング技術により、酸化ケイ素膜１０および多結
晶シリコン膜１１を配線形状にエツチングすることによ
って、ゲート酸化膜２およびゲート電極３を形成する。
次に第２図（ｅ）に示すように、ゲート電極３をマスク
に用いて、ｐ−型の表面層７にドーズ量的２Ｘ １０
”ｃｍ−２のリン（Ｐ）をイオン注入（加速電圧３０ｋ
ｅＶ）することにより、ソースおよびドレインの一部と
なる低濃度のｎ−型拡散ｗＡ＠ ５（第２導電型の第１
の拡散領域）を形成する。
に用いて、ｐ−型の表面層７にドーズ量的２Ｘ １０
”ｃｍ−２のリン（Ｐ）をイオン注入（加速電圧３０ｋ
ｅＶ）することにより、ソースおよびドレインの一部と
なる低濃度のｎ−型拡散ｗＡ＠ ５（第２導電型の第１
の拡散領域）を形成する。
次に第２図（ｆ）に示すように、ＣＶＤ法により、表面
に膜厚約２５００人の酸化ケイ素膜（図示せず）を堆積
し、ホトリソグラフィ技術およびエツチング技術により
、スペーサとなる側壁酸化膜４を形成する。
に膜厚約２５００人の酸化ケイ素膜（図示せず）を堆積
し、ホトリソグラフィ技術およびエツチング技術により
、スペーサとなる側壁酸化膜４を形成する。
その後、この側壁酸化膜４およびゲート電極３をマスク
に用いて、ドーズ量的５ Ｘ １０ ”ｃｍ−２のヒ素
（Ａｓ）をイオン注入することにより、ソースおよびド
レインとなる高濃度のｎ゛型拡散領域６（第２導電型の
第２の拡散ｊｌ ｔ！！ ）を形成する。
に用いて、ドーズ量的５ Ｘ １０ ”ｃｍ−２のヒ素
（Ａｓ）をイオン注入することにより、ソースおよびド
レインとなる高濃度のｎ゛型拡散領域６（第２導電型の
第２の拡散ｊｌ ｔ！！ ）を形成する。
このように形成したＭＯ３＋−ランリスタは、シリコン
基板１の表面に、低濃度なｐ−型の表面層７を形成する
ことにより、閾値電圧の低下させることができ、かつｐ
−型の表面層７と、ソースおよびドレインとなる低濃度
のｎ−型拡散領域５および高濃度のｎ゛型拡散領域６と
の直下に高濃度のｐ゛型半導体領域８を形成することに
より、空乏層の広がりを抑制することによって、短チヤ
ネル効果の抑制することができる。また低濃度なｐ〜型
の表面層７および低濃度のｎ−型拡散領域５を形成する
ことにより、ドレイン近傍の電界強度を緩和することが
でき、電界ピークの位置を側壁酸化膜４の直下からゲー
ト電極３の端下に移動させることによって、側壁酸化膜
４中へのホットキャリアのトラップ（捕獲）量を低減す
ることができ１ 第３図は実施例および従来例のＮチャネル型Ｍ○Ｓトラ
ンジスタを構成するシリコン基板の表面から深さ方向の
不純物濃度を示す図である。
基板１の表面に、低濃度なｐ−型の表面層７を形成する
ことにより、閾値電圧の低下させることができ、かつｐ
−型の表面層７と、ソースおよびドレインとなる低濃度
のｎ−型拡散領域５および高濃度のｎ゛型拡散領域６と
の直下に高濃度のｐ゛型半導体領域８を形成することに
より、空乏層の広がりを抑制することによって、短チヤ
ネル効果の抑制することができる。また低濃度なｐ〜型
の表面層７および低濃度のｎ−型拡散領域５を形成する
ことにより、ドレイン近傍の電界強度を緩和することが
でき、電界ピークの位置を側壁酸化膜４の直下からゲー
ト電極３の端下に移動させることによって、側壁酸化膜
４中へのホットキャリアのトラップ（捕獲）量を低減す
ることができ１ 第３図は実施例および従来例のＮチャネル型Ｍ○Ｓトラ
ンジスタを構成するシリコン基板の表面から深さ方向の
不純物濃度を示す図である。
第３図において、縦軸は不純物濃度、横軸はシリコン基
板の表面から深さ方向の位置（すなわち第１図および第
４図において、シリコン基板１゜１゛の７部）を示す。
板の表面から深さ方向の位置（すなわち第１図および第
４図において、シリコン基板１゜１゛の７部）を示す。
またＸは実施例のシリコン基板の深さ方向の不純物濃度
、Ｙは従来のシリコン基板の深さ方向の不純物濃度を示
し、Ｘ、はソースおよびドレインの拡散長を示す。
、Ｙは従来のシリコン基板の深さ方向の不純物濃度を示
し、Ｘ、はソースおよびドレインの拡散長を示す。
第３図番こ示すように、従来のシリコン基板の不純物濃
度は、シリコン基板１゛の表面付近にピークがあり、深
さ方向に低濃度となっているのに対して、実施例のシリ
コン基板１の不純物濃度は、シリコン基板１の表面は比
較的低濃度（低濃度のｐ−型の表面層７による。）であ
り、不純物濃度のピークの位置がソースおよびドレイン
となる高濃度のｎ゛拡散領域６と、高濃度のｐ゛型半導
体領域８との界面付近に相当する位置にある。
度は、シリコン基板１゛の表面付近にピークがあり、深
さ方向に低濃度となっているのに対して、実施例のシリ
コン基板１の不純物濃度は、シリコン基板１の表面は比
較的低濃度（低濃度のｐ−型の表面層７による。）であ
り、不純物濃度のピークの位置がソースおよびドレイン
となる高濃度のｎ゛拡散領域６と、高濃度のｐ゛型半導
体領域８との界面付近に相当する位置にある。
２
なおこの実施例は、Ｎチャネル型ＭＯ３トランジスタお
よびその製造方法を示したが、Ｐチャネル型ＭＯＳトラ
ンジスタにも適用できる。その場合、シリコン基板にイ
オン注入する不純物の導電型をｎ型からｐ型およびｐ型
からｎ型に変更すれば良い。
よびその製造方法を示したが、Ｐチャネル型ＭＯＳトラ
ンジスタにも適用できる。その場合、シリコン基板にイ
オン注入する不純物の導電型をｎ型からｐ型およびｐ型
からｎ型に変更すれば良い。
この発明のＭＯＳトランジスタおよびその製造方法によ
れば、第１導電型のシリコン基板の表面に低濃度な第１
導電型の表面層を形成することにより、闇値電圧を低下
させることができ、かつソースおよびドレインとなる第
２導電型の第１の拡散ｆＪ（ｊｌｉおよび第２導電型の
第２の拡散層と、第１導電型の表面層との直下に高濃度
な第１導電型の半導体領域を形成することにより、空乏
層の広がりを抑制することによって、短チヤネル効果を
抑制することができ、パンチスルーの発生をなくすこと
ができる。また低濃度な第１導電型の表面層および低濃
度の第２導電型の、第１の拡散領域を形成することによ
り、ドレイン近傍の電界を緩和し、電界強度のピークを
側壁酸化膜の直下からゲート電極の端下に移動させるこ
とができ、側壁酸化膜へのホットキャリアのトラップ量
を低減することができる。その結果、短チヤネル効果を
抑制し、かつ闇値電圧を低減できる高性能のＭＯＳトラ
ンジスタを得ることができる。
れば、第１導電型のシリコン基板の表面に低濃度な第１
導電型の表面層を形成することにより、闇値電圧を低下
させることができ、かつソースおよびドレインとなる第
２導電型の第１の拡散ｆＪ（ｊｌｉおよび第２導電型の
第２の拡散層と、第１導電型の表面層との直下に高濃度
な第１導電型の半導体領域を形成することにより、空乏
層の広がりを抑制することによって、短チヤネル効果を
抑制することができ、パンチスルーの発生をなくすこと
ができる。また低濃度な第１導電型の表面層および低濃
度の第２導電型の、第１の拡散領域を形成することによ
り、ドレイン近傍の電界を緩和し、電界強度のピークを
側壁酸化膜の直下からゲート電極の端下に移動させるこ
とができ、側壁酸化膜へのホットキャリアのトラップ量
を低減することができる。その結果、短チヤネル効果を
抑制し、かつ闇値電圧を低減できる高性能のＭＯＳトラ
ンジスタを得ることができる。
第１図はこの発明の一実施例のＮチャネル型ＭＯ３トラ
ンジスタの要部を示す断面図、第２図（ａ）〜（ｆ）は
この発明の一実施例のＭＯＳ トランジスタの製造方法
をＮチャネル型ＭＯ３トランジスタに適用した例を示す
工程順断面図、第３図は実施例および従来例のＮチャネ
ル型ＭＯ３トランジスタを構成するシリコン基板の表面
から深さ方向の不純物濃度を示す図、第４図は従来のＮ
チャネル型ＭＯ３トランジスタの要部を示す断面図であ
る。 １・・・シリコン基板、３・・・ゲート電極、４・・・
側壁絶縁膜、５・・・ｎ−拡散領域（第２導電型の第１
の拡散領域）、６・・・ｎ１拡散領域（第２導電型の第
２の拡散領域）、７・・・表面層、８・・・ｐ゛型半導
体領域８ （第１導電型の半導体領域）、 ９・・・酸化シ リヨン膜（保護膜） ５ −ｍ−シリつン琴 −・・ゲー「電極 ・−一重り一５ゲ〕トｆ：非１に吠 −−−ｎ−養散侵境（早２導電！の第１の鴻輔啄）−一
−ｎ＋鉱器域（第２縛電饗の第２の孤歓領域）−一−ｐ
−表面層（第１導電型の散酌層）・・−ｐ＋賃牛導背琢
８（芽１専電型の半導停頒塊）−−一餌ヒシリフン朕（
イ千鏝欣） 第 図 第 ２ 図 第 図 第 図
ンジスタの要部を示す断面図、第２図（ａ）〜（ｆ）は
この発明の一実施例のＭＯＳ トランジスタの製造方法
をＮチャネル型ＭＯ３トランジスタに適用した例を示す
工程順断面図、第３図は実施例および従来例のＮチャネ
ル型ＭＯ３トランジスタを構成するシリコン基板の表面
から深さ方向の不純物濃度を示す図、第４図は従来のＮ
チャネル型ＭＯ３トランジスタの要部を示す断面図であ
る。 １・・・シリコン基板、３・・・ゲート電極、４・・・
側壁絶縁膜、５・・・ｎ−拡散領域（第２導電型の第１
の拡散領域）、６・・・ｎ１拡散領域（第２導電型の第
２の拡散領域）、７・・・表面層、８・・・ｐ゛型半導
体領域８ （第１導電型の半導体領域）、 ９・・・酸化シ リヨン膜（保護膜） ５ −ｍ−シリつン琴 −・・ゲー「電極 ・−一重り一５ゲ〕トｆ：非１に吠 −−−ｎ−養散侵境（早２導電！の第１の鴻輔啄）−一
−ｎ＋鉱器域（第２縛電饗の第２の孤歓領域）−一−ｐ
−表面層（第１導電型の散酌層）・・−ｐ＋賃牛導背琢
８（芽１専電型の半導停頒塊）−−一餌ヒシリフン朕（
イ千鏝欣） 第 図 第 ２ 図 第 図 第 図
Claims (2)
- （１）第１導電型のシリコン基板と、 このシリコン基板上に形成したゲート電極と、このゲー
ト電極の端下に形成したソースおよびドレインの一部と
なる低濃度の第２導電型の第１の拡散領域と、 この第２導電型の第１の拡散領域の外側に形成したソー
スおよびドレインとなる高濃度の第２導電型の第２の拡
散領域と、 前記シリコン基板の表面付近に、前記第２導電型の第１
の拡散領域と接合するように形成した低濃度の第１導電
型の表面層と、 この第１導電型の表面層、前記第２導電型の第１の拡散
領域および前記第２導電型の第２の拡散領域の直下に形
成した高濃度の第１導電型の半導体領域とを備えたＭＯ
Ｓトランジスタ。 - （２）第１導電型のシリコン基板上に保護膜を形成する
工程と、 この保護膜を介して前記シリコン基板中に不純物をイオ
ン注入することにより、前記シリコン基板の表面から深
いところまで高濃度の第１導電型の半導体領域を形成す
る工程と、 前記シリコン基板中に不純物をイオン注入することによ
り、前記シリコン基板の表面付近に低濃度の第１導電型
の表面層を形成する工程と、前記シリコン基板上にゲー
ト電極を形成する工程と、 このゲート電極をマスクとして用いた不純物のイオン注
入により、前記ゲート電極の端下にソースおよびドレイ
ンの一部となる低濃度の第２導電型の第１の拡散領域を
形成する工程と、 前記ゲート電極の側壁にスペーサとなる側壁絶縁膜を形
成する工程と、 前記ゲート電極および前記側壁絶縁膜をマスクとして用
いた不純物のイオン注入により、ソースおよびドレイン
となる高濃度の第２導電型の第２の拡散領域を形成する
工程とを含むＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7765190A JPH03276730A (ja) | 1990-03-27 | 1990-03-27 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7765190A JPH03276730A (ja) | 1990-03-27 | 1990-03-27 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276730A true JPH03276730A (ja) | 1991-12-06 |
Family
ID=13639795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7765190A Pending JPH03276730A (ja) | 1990-03-27 | 1990-03-27 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276730A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001249A1 (ja) * | 2004-06-25 | 2006-01-05 | Rohm Co., Ltd. | 半導体装置及びその製造方法 |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
| JP2014107546A (ja) * | 2012-11-22 | 2014-06-09 | Samsung Electronics Co Ltd | リセス内のストレッサを有する半導体素子形成方法及びその素子 |
| US9768300B2 (en) | 2012-11-22 | 2017-09-19 | Samsung Electronics Co., Ltd. | Semiconductor devices including a stressor in a recess and methods of forming the same |
-
1990
- 1990-03-27 JP JP7765190A patent/JPH03276730A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001249A1 (ja) * | 2004-06-25 | 2006-01-05 | Rohm Co., Ltd. | 半導体装置及びその製造方法 |
| JP2006013092A (ja) * | 2004-06-25 | 2006-01-12 | Rohm Co Ltd | 半導体装置及びその製造方法 |
| KR100845380B1 (ko) * | 2004-06-25 | 2008-07-09 | 로무 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7683432B2 (en) | 2004-06-25 | 2010-03-23 | Rohm Co., Ltd. | Semiconductor device having high-k gate dielectric layer and method for manufacturing the same |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
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| US9741855B2 (en) | 2012-11-22 | 2017-08-22 | Samsung Electronics Co., Ltd. | Semiconductor devices including a stressor in a recess and methods of forming the same |
| US9768300B2 (en) | 2012-11-22 | 2017-09-19 | Samsung Electronics Co., Ltd. | Semiconductor devices including a stressor in a recess and methods of forming the same |
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