JPH03278399A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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- JPH03278399A JPH03278399A JP2078131A JP7813190A JPH03278399A JP H03278399 A JPH03278399 A JP H03278399A JP 2078131 A JP2078131 A JP 2078131A JP 7813190 A JP7813190 A JP 7813190A JP H03278399 A JPH03278399 A JP H03278399A
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- 238000012360 testing method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000010998 test method Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置の試験方法に関し、特にスタテ
ィックメモリの試験方法に関する。
ィックメモリの試験方法に関する。
［従来の技術］
一般に、スタティックメモリは、バイポーラトランジス
タやショットキーバリアダイオード等を負荷セルとした
トランジスタのフリップフロップ回路をメモリセルとし
、定電流回路を介して回路電源に接続されている。
タやショットキーバリアダイオード等を負荷セルとした
トランジスタのフリップフロップ回路をメモリセルとし
、定電流回路を介して回路電源に接続されている。
第４図は被試験半導体記憶装置の一例の回路図である。
試験される第ｉ行第Ｊ列のメモリセルＭＩＪはＰＮＰ
トランジスタ負荷型で、第ｉのトランジスタＱ、および
ワード線Ｗｌと第ｉの定電流トランジスタＱ１との間に
挿入され、一対のエミッタはそれぞれ第５列のディジッ
ト線ＤＪおよびり、に接続されている。回路電源は、全
メモ′リセルに共通に最高電位電圧ＶＣＣおよび最低電
位電圧ＶＥＥの端子間に接続されている。通常、ＶＣＣ
は接地点電位である。メモリセルＭｌ、にはベース電位
■、と抵抗Ｒｃで決まる保持電流Ｉ８が常に流れている
。
トランジスタ負荷型で、第ｉのトランジスタＱ、および
ワード線Ｗｌと第ｉの定電流トランジスタＱ１との間に
挿入され、一対のエミッタはそれぞれ第５列のディジッ
ト線ＤＪおよびり、に接続されている。回路電源は、全
メモ′リセルに共通に最高電位電圧ＶＣＣおよび最低電
位電圧ＶＥＥの端子間に接続されている。通常、ＶＣＣ
は接地点電位である。メモリセルＭｌ、にはベース電位
■、と抵抗Ｒｃで決まる保持電流Ｉ８が常に流れている
。
従来、被試験メモリセルの漏れ電流が大きいため、保持
が不安定な書込み特性の不良品セルを検出するには、次
の方法があった。図を用いて説明すると、第５図は従来
例の動作を説明するための第４図の回路の各部信号のタ
イミング図、第６図は第４図の回路の節点ＡおよびＢの
電圧波形図である。
が不安定な書込み特性の不良品セルを検出するには、次
の方法があった。図を用いて説明すると、第５図は従来
例の動作を説明するための第４図の回路の各部信号のタ
イミング図、第６図は第４図の回路の節点ＡおよびＢの
電圧波形図である。
第５図に示すように、最高電位電圧Ｖ。Ｃは接地点電位
で不変のまま、最低電位電圧ｖ０をまず、通常の−４，
５ｖに設定しておいて、アドレス信号ＳＩＪで被試験メ
モリセルＭＩＪを選択し、データ信号Ｓ、を時点ｔ１１
から書込みパルスＷＥの通常の書込み時間Ｔｗｐ （Ｉ
０ｎｓ）の間、データ書込み信号面およびＷＣとして
ディジット線り、および島に供給する。
で不変のまま、最低電位電圧ｖ０をまず、通常の−４，
５ｖに設定しておいて、アドレス信号ＳＩＪで被試験メ
モリセルＭＩＪを選択し、データ信号Ｓ、を時点ｔ１１
から書込みパルスＷＥの通常の書込み時間Ｔｗｐ （Ｉ
０ｎｓ）の間、データ書込み信号面およびＷＣとして
ディジット線り、および島に供給する。
次に、最高電位電圧ＶＣＣをそのままにして時点ｔ１□
でＶｏを−３，６ｖに切換えて電源電圧を下げて、保持
電流ＩＨを例えば１５μＡからメモリセルＭｌ、の保持
電流の分布下限値以下の０５μ八程度に設定する。
でＶｏを−３，６ｖに切換えて電源電圧を下げて、保持
電流ＩＨを例えば１５μＡからメモリセルＭｌ、の保持
電流の分布下限値以下の０５μ八程度に設定する。
次に、時点Ｌ’ｓでデータ書込み信号ＷＣ，ＷＣを反転
してから、通常の書込可能な最小のパルス幅である６ｎ
ｓよりも短い最短書込時間Ｔ。１（たとえば５ ｎｓ）
の書込みパルスＷＥを時点ｔ４から供給する。
してから、通常の書込可能な最小のパルス幅である６ｎ
ｓよりも短い最短書込時間Ｔ。１（たとえば５ ｎｓ）
の書込みパルスＷＥを時点ｔ４から供給する。
第６図の実線に示すように、良品のメモリセルの場合は
節点ＡおよびＢの電位ＶＩＡ ＊ ＶＩＢは時点ｔ１４
以前には約０．５Ｖ程度の電位差があり安定なので多少
影響はされるが反転はしない。
節点ＡおよびＢの電位ＶＩＡ ＊ ＶＩＢは時点ｔ１４
以前には約０．５Ｖ程度の電位差があり安定なので多少
影響はされるが反転はしない。
点線に示すように漏れ電流等がある不良品のメモリセル
の場合は、時点１＋＜以前、節点電位Ｖｌ１１およびＶ
ｌの電位差は小さく不安定で高感度となり、通常よりも
短い最短書込み時間Ｔ工、の５ｎｓの間に点ＰＩで反転
する。
の場合は、時点１＋＜以前、節点電位Ｖｌ１１およびＶ
ｌの電位差は小さく不安定で高感度となり、通常よりも
短い最短書込み時間Ｔ工、の５ｎｓの間に点ＰＩで反転
する。
したがって、反転データを検出したメモリセルは、漏れ
電流が大きくデータ保持が不安定な不良品セルと判定で
き、かつ、試験時間はセルあたり数μｓで済む。
電流が大きくデータ保持が不安定な不良品セルと判定で
き、かつ、試験時間はセルあたり数μｓで済む。
［発明が解決しようとする課題］
上述した従来の半導体装置の試験方法の欠点を図を用い
て説明する。第７図はワード線の切換え時（７）Ｗ、、
Ｌｌ＋１１ ト−ｔ＝ ル０）節点Ａ、Ｂ（７）電位
ＶＡ、 ＶＢの波形図を示している。従来の試験方法で
はメモリセルが完全に選択された状態、図中では時点ｔ
１２以降で逆データを書込む方法をとっている。
て説明する。第７図はワード線の切換え時（７）Ｗ、、
Ｌｌ＋１１ ト−ｔ＝ ル０）節点Ａ、Ｂ（７）電位
ＶＡ、 ＶＢの波形図を示している。従来の試験方法で
はメモリセルが完全に選択された状態、図中では時点ｔ
１２以降で逆データを書込む方法をとっている。
しかし、回路の動作中、特にワード線が切換わる時点ｔ
ｅｌからｔ２□の間では電位ｖ、、 ｖｅは過渡状態に
あり、その電位差■、は完全に選択されたときよりも小
さくなる。
ｅｌからｔ２□の間では電位ｖ、、 ｖｅは過渡状態に
あり、その電位差■、は完全に選択されたときよりも小
さくなる。
このようにセル選択の過渡時にｖＡと■、のマージンが
なくなる程度の不良セルは従来の試験方法では検出され
に（いという欠点がある。
なくなる程度の不良セルは従来の試験方法では検出され
に（いという欠点がある。
本発明の目的は、セル選択の過渡時に■６と■６のマー
ジンがなくなるような不良セルも検出できる、半導体装
置の試験方法を提供することである。
ジンがなくなるような不良セルも検出できる、半導体装
置の試験方法を提供することである。
［課題を解決するための手段］
本発明の半導体記憶装置の試験方法は、ワード線および
ディジット線及び保持電流の回路に接続して書込みデー
タを保持する被試験メモリセルの複数個に電源電圧を供
給して書込み状態を試験する、半導体記憶装置の試験方
法であって、通常のパルス幅のデータ書込み信号で書込
み後に、前記電源電圧を下げて、前記保持電流の値を前
記被試験メモリセルと同一製造ロッドの保持電流分布の
下限値以下に設定し、次に前記データ書込み信号を反転
させ、さらに書込パルスの幅を前記通常のパルス幅より
も短時間に設定してからワード線の切り換えと同時に書
込みを行い前記被試験メモリセルの前記反転データの書
込みの有無を検出するものである。
ディジット線及び保持電流の回路に接続して書込みデー
タを保持する被試験メモリセルの複数個に電源電圧を供
給して書込み状態を試験する、半導体記憶装置の試験方
法であって、通常のパルス幅のデータ書込み信号で書込
み後に、前記電源電圧を下げて、前記保持電流の値を前
記被試験メモリセルと同一製造ロッドの保持電流分布の
下限値以下に設定し、次に前記データ書込み信号を反転
させ、さらに書込パルスの幅を前記通常のパルス幅より
も短時間に設定してからワード線の切り換えと同時に書
込みを行い前記被試験メモリセルの前記反転データの書
込みの有無を検出するものである。
［作用］
良品のメモリセルの場合は電位■、およびｖＩ、はワー
ド線切り換え・時点で逆の書込み信号が供給されても約
０，４Ｖ程度の電位差があり、安定なので多少影響はさ
れるが反転は・しない、しかし漏れ電流等がある不良品
のメモリセルの場合は、ワード線切り換え以前でも電位
Ｖ、および■、の電位差が小さいうえ、ワード線切換以
降でさらにその電位差は小さくなるので、ますます不安
定な状態となり、通常よりも短い書込み時間の間に反転
する。
ド線切り換え・時点で逆の書込み信号が供給されても約
０，４Ｖ程度の電位差があり、安定なので多少影響はさ
れるが反転は・しない、しかし漏れ電流等がある不良品
のメモリセルの場合は、ワード線切り換え以前でも電位
Ｖ、および■、の電位差が小さいうえ、ワード線切換以
降でさらにその電位差は小さくなるので、ますます不安
定な状態となり、通常よりも短い書込み時間の間に反転
する。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の動作を説明するための、第
４図の回路の各部信号のタイミング図、第２図は第４図
の回路の節点Ａ、Ｂおよびワード線り、 Ｗ＋＋や、）
の電圧波形図である。
４図の回路の各部信号のタイミング図、第２図は第４図
の回路の節点Ａ、Ｂおよびワード線り、 Ｗ＋＋や、）
の電圧波形図である。
第１図に示すように、最高電位電圧ＶＣＣは接地点電位
で不変のまま、最低電位電圧■、をまず通常の−４，５
■に設定しておいてアドレス信号ＳＩＪで被試験メモリ
セルＭＩＪを選択し、データ信号Ｓ６を時点ｔ１から書
込みパルスＷＥの通常書込み時間Ｔ、ｐ（１０ｎｓ）の
間、データ書込み信号ＷＣおよびＷＣとしてディジット
線り、および島に供給する。書込み後、時点ｔ２でアド
レス信号ＳＩＪを切り換えて選択ワード線を一端Ｗｌか
らＷ＋＋。Ｉ、に切り換える。次に、ＶＣＣをそのまま
にして時点ｔ３でＶＥＥを−３，６Ｖに切り換えて電源
電圧を下げて、保持電流■。を例えば１．５μＡからメ
モリセルＭＩＪの保持電流の分布下限値以下の０５μＡ
程度に設定する。次に、時点ｔ４でデータ信号Ｓ、を反
転させてから、同時にアドレス信号ＳＩＪでふたたび選
択ワード線をＷＮや、、からｗｌに切換える。このＬＬ
や、）とｗＩの切換わる時点ｔｓから、通常の書込み可
能な最小のパルス幅である６ｎｓよりも短い最短書込み
時間Ｔ。ｗｐ（たとえば５ ｎｓ）の書込みパルスＷＥ
を供給する。
で不変のまま、最低電位電圧■、をまず通常の−４，５
■に設定しておいてアドレス信号ＳＩＪで被試験メモリ
セルＭＩＪを選択し、データ信号Ｓ６を時点ｔ１から書
込みパルスＷＥの通常書込み時間Ｔ、ｐ（１０ｎｓ）の
間、データ書込み信号ＷＣおよびＷＣとしてディジット
線り、および島に供給する。書込み後、時点ｔ２でアド
レス信号ＳＩＪを切り換えて選択ワード線を一端Ｗｌか
らＷ＋＋。Ｉ、に切り換える。次に、ＶＣＣをそのまま
にして時点ｔ３でＶＥＥを−３，６Ｖに切り換えて電源
電圧を下げて、保持電流■。を例えば１．５μＡからメ
モリセルＭＩＪの保持電流の分布下限値以下の０５μＡ
程度に設定する。次に、時点ｔ４でデータ信号Ｓ、を反
転させてから、同時にアドレス信号ＳＩＪでふたたび選
択ワード線をＷＮや、、からｗｌに切換える。このＬＬ
や、）とｗＩの切換わる時点ｔｓから、通常の書込み可
能な最小のパルス幅である６ｎｓよりも短い最短書込み
時間Ｔ。ｗｐ（たとえば５ ｎｓ）の書込みパルスＷＥ
を供給する。
第２図に示すように、ワード線Ｗ１とＷＮ＋１１が切換
わる時点ｔ、でＴｎｗｐの書込みパルスが供給されるが
、良品のメモリセルの場合は節点ＡおよびＢの電位■、
および■、は時点ｔ、で逆の書込み信号が供給されても
約０．４Ｖ程度の電位差があり、安定なので多少影響は
されるが反転はしない。しかし点線で示すように漏れ電
流等がある不良品のメモリセルの場合は、時点ｔ、以前
でも節点電位ｖ１および■、の電位差が小さいうえ一ワ
ード線切換時の時点ｔ、以降でさらにその電位差は小さ
くなるので、ますます不安定な状態となり、通常よりも
短い最短書込み時間Ｔｎｗｐ （５ｎｓ）の間に点Ｐて
反転する。
わる時点ｔ、でＴｎｗｐの書込みパルスが供給されるが
、良品のメモリセルの場合は節点ＡおよびＢの電位■、
および■、は時点ｔ、で逆の書込み信号が供給されても
約０．４Ｖ程度の電位差があり、安定なので多少影響は
されるが反転はしない。しかし点線で示すように漏れ電
流等がある不良品のメモリセルの場合は、時点ｔ、以前
でも節点電位ｖ１および■、の電位差が小さいうえ一ワ
ード線切換時の時点ｔ、以降でさらにその電位差は小さ
くなるので、ますます不安定な状態となり、通常よりも
短い最短書込み時間Ｔｎｗｐ （５ｎｓ）の間に点Ｐて
反転する。
第３図は本発明の第２の実施例の動作を説明するための
第４図の回路の各部信号のタイミング図である。
第４図の回路の各部信号のタイミング図である。
この実施例では１回の書込みパルス幅をｊｗｐとｔ工、
の和とし、そのパルスの中でアドレス信号とデータ信号
を切換えている。不良セル内部レベルＶ−，Ｖｂに与え
る影響は第１の実施例と同じであるが、１回の書込みパ
ルスと１回のアドレス切換で済むため、第１の実施例に
くらべ、試験時間が半分に短縮されるという利点がある
。
の和とし、そのパルスの中でアドレス信号とデータ信号
を切換えている。不良セル内部レベルＶ−，Ｖｂに与え
る影響は第１の実施例と同じであるが、１回の書込みパ
ルスと１回のアドレス切換で済むため、第１の実施例に
くらべ、試験時間が半分に短縮されるという利点がある
。
［発明の効果コ
以上説明したように本発明は、保持電流が低減された状
態でワード線の切換えと同時に、正常セルでは書込み不
可能なほどの短い期間の逆データ書込み信号を入力して
、動作時でのデータ保持特性の不安定なセルのデータを
反転させることにより、不良品セルを確実に検出するこ
とができ、かつ試験時間もセル当り数μｓで済む効果が
ある。
態でワード線の切換えと同時に、正常セルでは書込み不
可能なほどの短い期間の逆データ書込み信号を入力して
、動作時でのデータ保持特性の不安定なセルのデータを
反転させることにより、不良品セルを確実に検出するこ
とができ、かつ試験時間もセル当り数μｓで済む効果が
ある。
第１図は本発明の第１の実施例の動作を説明するだめの
第４図の回路の各部信号のタイミング図、第２図は第４
図の回路の本発明の節点Ａ、 Ｂ及びＷ、、 Ｗ、。１
の電圧波形図、第４図は被試験半導体記憶装置の一例の
回路図、第３図は第２の実施例のタイミング図である。 第５図は従来例の動作を説明するための第４図の回路の
各部信号のタイミング図、第６図は第４図の回路の従来
の節点ＡＢの電圧波形図、第７図はり、Ｌ４＋と節点Ａ
Ｂの電圧波形図である。
第４図の回路の各部信号のタイミング図、第２図は第４
図の回路の本発明の節点Ａ、 Ｂ及びＷ、、 Ｗ、。１
の電圧波形図、第４図は被試験半導体記憶装置の一例の
回路図、第３図は第２の実施例のタイミング図である。 第５図は従来例の動作を説明するための第４図の回路の
各部信号のタイミング図、第６図は第４図の回路の従来
の節点ＡＢの電圧波形図、第７図はり、Ｌ４＋と節点Ａ
Ｂの電圧波形図である。
Claims (1)
- 【特許請求の範囲】 １、ワード線およびディジット線および保持電流の回路
に接続されて書込みデータを保持する被試験メモリセル
の複数個に電源電圧を供給して書込み状態を試験する、
半導体記憶装置の試験方法であって、 通常のパルス幅のデータ書込み信号で書込み後に、前記
電源電圧を下げて前記保持電流の値を前記被試験メモリ
セルと同一製造ロッドの保持電流分布の下限値以下に設
定し、次に前記データ書込み信号を反転させ、さらに書
込みパルスの幅を前記通常のパルス幅よりも短時間に設
定し、かつ前記ワード線の切り換わりと同時に書込みを
行なってから前記被試験メモリセルの前記反転データの
書込みの有無を検出する、半導体記憶装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078131A JPH03278399A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078131A JPH03278399A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278399A true JPH03278399A (ja) | 1991-12-10 |
Family
ID=13653330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078131A Pending JPH03278399A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278399A (ja) |
-
1990
- 1990-03-27 JP JP2078131A patent/JPH03278399A/ja active Pending
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