JPH06333955A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH06333955A JPH06333955A JP5125783A JP12578393A JPH06333955A JP H06333955 A JPH06333955 A JP H06333955A JP 5125783 A JP5125783 A JP 5125783A JP 12578393 A JP12578393 A JP 12578393A JP H06333955 A JPH06333955 A JP H06333955A
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Abstract
(57)【要約】
【目的】 ゲート寄生容量及び寄生抵抗を低減し、高周
波特性の良好な電界効果トランジスタを提供する。 【構成】 リセス８２を、底面８２Ａ，第１テーパ面８
２Ｂ，第２テーパ面８２Ｃで構成し、ゲート電極１の支
柱部１Ａの下端が底面８２上にあるようにした。また、
支柱部１Ａの側壁下縁を第１テーパ面８２Ｂの下端縁に
一致させたことで、ゲート寄生容量及び寄生抵抗を低減
できる。
波特性の良好な電界効果トランジスタを提供する。 【構成】 リセス８２を、底面８２Ａ，第１テーパ面８
２Ｂ，第２テーパ面８２Ｃで構成し、ゲート電極１の支
柱部１Ａの下端が底面８２上にあるようにした。また、
支柱部１Ａの側壁下縁を第１テーパ面８２Ｂの下端縁に
一致させたことで、ゲート寄生容量及び寄生抵抗を低減
できる。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タ及びその製造方法に関し、特に、高電子移動度トラン
ジスタ（ＨＥＭＴ）などの、所謂Ｔ字型ゲートを設ける
部分にリセスを形成する電界効果トランジスタに係わ
る。
タ及びその製造方法に関し、特に、高電子移動度トラン
ジスタ（ＨＥＭＴ）などの、所謂Ｔ字型ゲートを設ける
部分にリセスを形成する電界効果トランジスタに係わ
る。
【０００２】
【従来の技術及びこの発明が解決しようとする課題】従
来、この種の電界効果トランジスタの製造方法として
は、図８（Ａ）及び（Ｂ）に示すような方法がある。こ
の方法は、図８（Ａ）に示すように、半導体層２０上に
レジスト（または絶縁膜でもよい）２１をパターニング
し、レジスト２１をマスクとしてリセスエッチングを行
って、半導体層２０にリセス２０Ａを形成する。次に、
そのままゲート金属を蒸着した後、ゲート金属をパター
ニングして、図８（Ｂ）に示すようなＴ字型ゲート２２
を形成する。しかし、この製造方法では、図８（Ｃ）に
示すように、レジスト２１または絶縁膜がリセスエッチ
ングでわずかに後退しただけでも、Ｔ字型ゲート２２の
支柱部２２Ａがリセス２０Ａの側壁上部に乗り上げてし
まい、寄生容量の増加を招く問題がある。
来、この種の電界効果トランジスタの製造方法として
は、図８（Ａ）及び（Ｂ）に示すような方法がある。こ
の方法は、図８（Ａ）に示すように、半導体層２０上に
レジスト（または絶縁膜でもよい）２１をパターニング
し、レジスト２１をマスクとしてリセスエッチングを行
って、半導体層２０にリセス２０Ａを形成する。次に、
そのままゲート金属を蒸着した後、ゲート金属をパター
ニングして、図８（Ｂ）に示すようなＴ字型ゲート２２
を形成する。しかし、この製造方法では、図８（Ｃ）に
示すように、レジスト２１または絶縁膜がリセスエッチ
ングでわずかに後退しただけでも、Ｔ字型ゲート２２の
支柱部２２Ａがリセス２０Ａの側壁上部に乗り上げてし
まい、寄生容量の増加を招く問題がある。
【０００３】また、リセス側壁とＴ字型ゲートの支柱と
に距離をもたせる方法として図９（Ａ），（Ｂ）に示す
ような方法が知られている。この方法は、図９（Ａ）に
示すように、半導体層２０上に絶縁膜２３及びレジスト
２４を形成し、次に、レジスト２４をパターニングし、
これをマスクとして絶縁膜２３に開口部を形成し続いて
リセスエッチングを行う。次に、図９（Ｂ）に示すよう
に、金属を蒸着してパターニングを行ってＴ字型ゲート
２２を形成する。この方法では、図９（Ｂ）に示すよう
に、Ｔ字型ゲート２２の支柱２２Ａとリセス２０Ａの側
壁とに距離ｄをもたせて寄生容量を低下させることがで
きるものの、この距離ｄが大きいと寄生抵抗の増大を招
いてしまう問題があった。このように、寄生容量と寄生
抵抗とを共に小さくするには、リセス内のゲート位置制
御が極めて困難であった。
に距離をもたせる方法として図９（Ａ），（Ｂ）に示す
ような方法が知られている。この方法は、図９（Ａ）に
示すように、半導体層２０上に絶縁膜２３及びレジスト
２４を形成し、次に、レジスト２４をパターニングし、
これをマスクとして絶縁膜２３に開口部を形成し続いて
リセスエッチングを行う。次に、図９（Ｂ）に示すよう
に、金属を蒸着してパターニングを行ってＴ字型ゲート
２２を形成する。この方法では、図９（Ｂ）に示すよう
に、Ｔ字型ゲート２２の支柱２２Ａとリセス２０Ａの側
壁とに距離ｄをもたせて寄生容量を低下させることがで
きるものの、この距離ｄが大きいと寄生抵抗の増大を招
いてしまう問題があった。このように、寄生容量と寄生
抵抗とを共に小さくするには、リセス内のゲート位置制
御が極めて困難であった。
【０００４】一方、図１０に示すように、絶縁膜２３な
どをマスクとしてウエットエッチングした場合、ストレ
ス等により、リセス２０Ａの両端部２０Ｂで異常エッチ
ングが生じ中央部より深くエッチングされてしまうこと
があり、これもまた寄生抵抗の増大を招いている。
どをマスクとしてウエットエッチングした場合、ストレ
ス等により、リセス２０Ａの両端部２０Ｂで異常エッチ
ングが生じ中央部より深くエッチングされてしまうこと
があり、これもまた寄生抵抗の増大を招いている。
【０００５】この発明が解決しようとする課題は、ゲー
ジ寄生容量を低減し、且つソース寄生抵抗を低減して高
周波特性を改善するにはどのような手段を講じればよい
かという点にある。
ジ寄生容量を低減し、且つソース寄生抵抗を低減して高
周波特性を改善するにはどのような手段を講じればよい
かという点にある。
【０００６】
【課題を解決するための手段】この出願の請求項１記載
の発明は、半導体層表面に凹溝状のリセスが形成され、
該リセス底部にゲート電極が立設される電界効果トラン
ジスタにおいて、前記リセスの側壁を、溝底部側から溝
上部側へ向けて多段的に傾斜が大きくなるように、複数
のテーパ面で形成したことを、その解決手段としてい
る。また、請求項２記載の発明は、前記リセスの側壁が
２段のテーパ面で形成されることを特徴としている。さ
らに、請求項３記載の発明は、前記ゲート電極の側壁下
端縁がリセスの側壁下端縁にほぼ位置することを特徴と
している。またさらに、請求項４記載の発明は、前記ゲ
ート電極の下端部はソース寄りに位置することを特徴と
している。 また、この出願の請求項５記載の発明は、
半導体層上に、第１の絶縁膜及び第２の絶縁膜を順次成
膜する工程と、該第２の絶縁膜上にレジストを塗布した
後、露光・現像を行って予定幅の開口を形成する工程
と、該レジストをマスクとして異方性エッチングを行い
該第２の絶縁膜を開口させる工程と、該第２の絶縁膜の
開口を通して第１の絶縁膜及び前記半導体層をウエット
エッチングして該半導体層に第１次リセスを形成する工
程と、該半導体層のみを選択的にエッチングするエッチ
ング液にて、該第１次リセスの底面構造を維持しつつ該
半導体層の深さ方向へエッチングを進めて第２次リセス
を形成する工程と、前記第２の絶縁膜上からゲート金属
を蒸着させた後、該ゲート金属をパターニングしてＴ字
型ゲートを形成する工程と、を備えることを、その解決
手段としている。
の発明は、半導体層表面に凹溝状のリセスが形成され、
該リセス底部にゲート電極が立設される電界効果トラン
ジスタにおいて、前記リセスの側壁を、溝底部側から溝
上部側へ向けて多段的に傾斜が大きくなるように、複数
のテーパ面で形成したことを、その解決手段としてい
る。また、請求項２記載の発明は、前記リセスの側壁が
２段のテーパ面で形成されることを特徴としている。さ
らに、請求項３記載の発明は、前記ゲート電極の側壁下
端縁がリセスの側壁下端縁にほぼ位置することを特徴と
している。またさらに、請求項４記載の発明は、前記ゲ
ート電極の下端部はソース寄りに位置することを特徴と
している。 また、この出願の請求項５記載の発明は、
半導体層上に、第１の絶縁膜及び第２の絶縁膜を順次成
膜する工程と、該第２の絶縁膜上にレジストを塗布した
後、露光・現像を行って予定幅の開口を形成する工程
と、該レジストをマスクとして異方性エッチングを行い
該第２の絶縁膜を開口させる工程と、該第２の絶縁膜の
開口を通して第１の絶縁膜及び前記半導体層をウエット
エッチングして該半導体層に第１次リセスを形成する工
程と、該半導体層のみを選択的にエッチングするエッチ
ング液にて、該第１次リセスの底面構造を維持しつつ該
半導体層の深さ方向へエッチングを進めて第２次リセス
を形成する工程と、前記第２の絶縁膜上からゲート金属
を蒸着させた後、該ゲート金属をパターニングしてＴ字
型ゲートを形成する工程と、を備えることを、その解決
手段としている。
【０００７】さらに、この出願の請求項６記載の発明
は、半導体層上に絶縁膜を形成する工程と、該絶縁膜上
にポジ型レジスト層及びネガ型レジスト層を順次積層す
る工程と、該ネガ型レジスト層に、Ｔ字型ゲートの幅広
頭部の幅寸法に相当する幅の第１開口部を形成した後、
該第１開口部内の前記ポジ型レジスト層に、該Ｔ字型ゲ
ートの支柱部の幅寸法に相当する幅の第２開口部を形成
する工程と、前記第１開口部及び第２開口部を通してウ
エットエッチングを行って前記絶縁膜及び半導体層をエ
ッチングして第１次リセスを形成する工程と、該半導体
層のみを選択的にエッチングするエッチング液にて、該
第１次リセスの底面構造を維持しつつ該半導体層の深さ
方法へエッチングを進めて第２次リセスを形成する工程
と、ゲート金属を蒸着させた後、ポジ型レジスト層及び
ネガ型レジスト層を除去してリフトオフする工程と、を
備えることを、その解決手段としている。また、請求項
７記載の発明は、前記ゲート金属は、第２次リセス内で
ソース寄りに堆積するように斜め蒸着されることを特徴
としている。さらに、請求項８記載の発明は、前記半導
体層がヒ素をＶ族元素とするIII−Ｖ化合物で成り、且
つ該半導体層上の絶縁膜がＳｉＯ2で成ると共に、該絶
縁膜と該半導体層とを、フッ酸と過酸化水素水とフッ化
アンモニウムとの混合液をエッチング液として用いてウ
エットエッチングを行い第１次リセスを形成することを
特徴としている。
は、半導体層上に絶縁膜を形成する工程と、該絶縁膜上
にポジ型レジスト層及びネガ型レジスト層を順次積層す
る工程と、該ネガ型レジスト層に、Ｔ字型ゲートの幅広
頭部の幅寸法に相当する幅の第１開口部を形成した後、
該第１開口部内の前記ポジ型レジスト層に、該Ｔ字型ゲ
ートの支柱部の幅寸法に相当する幅の第２開口部を形成
する工程と、前記第１開口部及び第２開口部を通してウ
エットエッチングを行って前記絶縁膜及び半導体層をエ
ッチングして第１次リセスを形成する工程と、該半導体
層のみを選択的にエッチングするエッチング液にて、該
第１次リセスの底面構造を維持しつつ該半導体層の深さ
方法へエッチングを進めて第２次リセスを形成する工程
と、ゲート金属を蒸着させた後、ポジ型レジスト層及び
ネガ型レジスト層を除去してリフトオフする工程と、を
備えることを、その解決手段としている。また、請求項
７記載の発明は、前記ゲート金属は、第２次リセス内で
ソース寄りに堆積するように斜め蒸着されることを特徴
としている。さらに、請求項８記載の発明は、前記半導
体層がヒ素をＶ族元素とするIII−Ｖ化合物で成り、且
つ該半導体層上の絶縁膜がＳｉＯ2で成ると共に、該絶
縁膜と該半導体層とを、フッ酸と過酸化水素水とフッ化
アンモニウムとの混合液をエッチング液として用いてウ
エットエッチングを行い第１次リセスを形成することを
特徴としている。
【０００８】
【作用】この出願の請求項１〜３記載の発明において
は、リセスの側壁が溝底部側から溝上部側へ向けて多段
的に傾斜が大きくなるため、ゲート電極の側壁がリセス
側壁へ近づくことが防止でき、寄生容量の増加を防止で
きる。また、ゲート電極の側壁下端縁が、リセスの側壁
下端縁にほぼ位置するようにすれば、寄生抵抗の増大を
防止できる。
は、リセスの側壁が溝底部側から溝上部側へ向けて多段
的に傾斜が大きくなるため、ゲート電極の側壁がリセス
側壁へ近づくことが防止でき、寄生容量の増加を防止で
きる。また、ゲート電極の側壁下端縁が、リセスの側壁
下端縁にほぼ位置するようにすれば、寄生抵抗の増大を
防止できる。
【０００９】また、この出願の請求項４記載の発明にお
いては、ゲート電極の下端部をソース寄りに位置させた
ことにより、ソース抵抗を低減させる作用がある。
いては、ゲート電極の下端部をソース寄りに位置させた
ことにより、ソース抵抗を低減させる作用がある。
【００１０】この出願の請求項５記載の発明において
は、第２の絶縁膜が、レジストをマスクとして異方性エ
ッチングされるため、その開口部の幅寸法はレジストの
開口の予定幅と同一となる。また、第２の絶縁膜の開口
を通してウエットエッチングを行うことにより、第２の
絶縁膜の開口幅を有する面は維持された状態で第１次リ
セスが形成される。さらに、半導体層のみを選択的にエ
ッチングするエッチング液でエッチングを行うことによ
り、予定幅の面が維持された状態でエッチングが進み、
側壁が２段のテーパ面となる第２次リセスが形成され
る。そして、第２の絶縁膜上からゲート金属を蒸着させ
ることにより、予定幅の第２次リセス底面にゲート電極
をセルフアラインに形成することが可能となる。
は、第２の絶縁膜が、レジストをマスクとして異方性エ
ッチングされるため、その開口部の幅寸法はレジストの
開口の予定幅と同一となる。また、第２の絶縁膜の開口
を通してウエットエッチングを行うことにより、第２の
絶縁膜の開口幅を有する面は維持された状態で第１次リ
セスが形成される。さらに、半導体層のみを選択的にエ
ッチングするエッチング液でエッチングを行うことによ
り、予定幅の面が維持された状態でエッチングが進み、
側壁が２段のテーパ面となる第２次リセスが形成され
る。そして、第２の絶縁膜上からゲート金属を蒸着させ
ることにより、予定幅の第２次リセス底面にゲート電極
をセルフアラインに形成することが可能となる。
【００１１】また、この出願の請求項６記載の発明にお
いては、リフトオフ法により請求項５記載と同様の構造
のゲート電極が形成できる。
いては、リフトオフ法により請求項５記載と同様の構造
のゲート電極が形成できる。
【００１２】さらに、この出願の請求項７記載の発明に
おいては、ゲート金属が第２次リセス内にソース寄りに
堆積され、このためゲート電極の下端部はソース寄りに
位置して、ソース抵抗が低減する。
おいては、ゲート金属が第２次リセス内にソース寄りに
堆積され、このためゲート電極の下端部はソース寄りに
位置して、ソース抵抗が低減する。
【００１３】次いで、この出願の請求項８記載の発明に
おいては、ヒ素をＶ族元素とするIII−Ｖ化合物で成る半
導体層と、ＳｉＯ2で成る絶縁膜とが、フッ酸と過酸化
水素水とフッ化アンモニウムとの混合液でエッチングす
ること可能となり、第１次リセスの形成が可能となる。
おいては、ヒ素をＶ族元素とするIII−Ｖ化合物で成る半
導体層と、ＳｉＯ2で成る絶縁膜とが、フッ酸と過酸化
水素水とフッ化アンモニウムとの混合液でエッチングす
ること可能となり、第１次リセスの形成が可能となる。
【００１４】
【実施例】以下、この発明に係る電界効果トランジスタ
及びその製造方法の詳細を図面に示す実施例に基づいて
説明する。
及びその製造方法の詳細を図面に示す実施例に基づいて
説明する。
【００１５】（実施例１）本実施例は、電界効果トラン
ジスタとしてのＨＥＭＴに本発明を適用したものであ
る。図１は、本実施例のチップパターンの全体を示す平
面図、図２は、図１のＸ−Ｘ断面図である。図１中、１
はゲート電極，２はソース，３はドレインを示してい
る。図２中４はｉ−ＧａＡｓで成るチャネル層，５は２
次元電子ガス，６はＳｉドープのＮ−ＡｌＧａＡｓで成
る電子供給層，７はＮ+−ＧａＡｓで成るキャップ層で
ある。図示したチャネル層４からギャップ層７までは半
導体層であり、このような構造に対して、表面よりリセ
ス８２が形成されている。このリセス８２は、ゲート電
極１の長手方向に沿って溝状に形成されたものであり、
図１に示すように、底面８２Ａと、第１テーパ面８２
Ｂ，８２と、第２テーパ面８２Ｃ，８２Ｃとから構成さ
れている。また、キャップ層７の上には、第１の絶縁膜
としてのＳｉＯ2膜９が形成され、ＳｉＯ2膜９の上に
は、第２の絶縁膜としてのＳｉＮ膜１０が形成されてい
る。ＳｉＯ2膜９は、半導体層に形成したリセス８２と
略同一幅の開口９ａが開設され、この開口９ａによって
リセス８２が露呈している。そして、ＳｉＮ膜１０に
は、リセス８２の底面８２Ａと幅が同一の開口１０ａが
底面８２Ａの真上に形成されている。ゲート電極１は、
支柱部１Ａが開口１０ａから底面８２Ａに亘って立設さ
れ、幅広部１ＢがＳｉＮ膜１０上に形成されている。
ジスタとしてのＨＥＭＴに本発明を適用したものであ
る。図１は、本実施例のチップパターンの全体を示す平
面図、図２は、図１のＸ−Ｘ断面図である。図１中、１
はゲート電極，２はソース，３はドレインを示してい
る。図２中４はｉ−ＧａＡｓで成るチャネル層，５は２
次元電子ガス，６はＳｉドープのＮ−ＡｌＧａＡｓで成
る電子供給層，７はＮ+−ＧａＡｓで成るキャップ層で
ある。図示したチャネル層４からギャップ層７までは半
導体層であり、このような構造に対して、表面よりリセ
ス８２が形成されている。このリセス８２は、ゲート電
極１の長手方向に沿って溝状に形成されたものであり、
図１に示すように、底面８２Ａと、第１テーパ面８２
Ｂ，８２と、第２テーパ面８２Ｃ，８２Ｃとから構成さ
れている。また、キャップ層７の上には、第１の絶縁膜
としてのＳｉＯ2膜９が形成され、ＳｉＯ2膜９の上に
は、第２の絶縁膜としてのＳｉＮ膜１０が形成されてい
る。ＳｉＯ2膜９は、半導体層に形成したリセス８２と
略同一幅の開口９ａが開設され、この開口９ａによって
リセス８２が露呈している。そして、ＳｉＮ膜１０に
は、リセス８２の底面８２Ａと幅が同一の開口１０ａが
底面８２Ａの真上に形成されている。ゲート電極１は、
支柱部１Ａが開口１０ａから底面８２Ａに亘って立設さ
れ、幅広部１ＢがＳｉＮ膜１０上に形成されている。
【００１６】本実施例の構造では、第１テーパ面８２
Ｂ，８２Ｂが、ゲート電極１の支柱部１Ａの下端側縁よ
り形成され、第１テーパ面８２Ｂの上端縁より第２テー
パ面８２Ｃが形成されている。このため、寄生抵抗を低
減している。また、第２テーパ面８２Ｃの傾斜は、第１
テーパ面８２Ｂの傾斜より大きくなっている。リセス８
２全体としては、ゲート電極１の支柱部１Ａを空間を介
して囲む構造となっている。このため、寄生容量が低減
されている。
Ｂ，８２Ｂが、ゲート電極１の支柱部１Ａの下端側縁よ
り形成され、第１テーパ面８２Ｂの上端縁より第２テー
パ面８２Ｃが形成されている。このため、寄生抵抗を低
減している。また、第２テーパ面８２Ｃの傾斜は、第１
テーパ面８２Ｂの傾斜より大きくなっている。リセス８
２全体としては、ゲート電極１の支柱部１Ａを空間を介
して囲む構造となっている。このため、寄生容量が低減
されている。
【００１７】次に、本実施例の電界効果トランジスタの
製造工程を図３及び図４を用いて説明する。
製造工程を図３及び図４を用いて説明する。
【００１８】先ず、図３（Ａ）に示すように、半導体層
Ｓ上にＳｉＯ2膜９をＣＶＤ法にて膜厚０．１〜０．２
μｍになるように成膜する。次いで、ＳｉＯ2膜９上に
ＳｉＮ膜１０を同じくＣＶＤ法にて膜厚０．１〜０．２
μｍになるように成膜する。次に、ＳｉＮ膜１０上にレ
ジスト１１を塗布した後、ゲート電極の支柱を形成する
位置に支柱幅（０．１〜０．２μｍ）に等しい開口１１
ａをレジスト１１に形成する。このレジストパターニン
グは、例えばＥＢ直描により微細パターンを形成するこ
とができる。
Ｓ上にＳｉＯ2膜９をＣＶＤ法にて膜厚０．１〜０．２
μｍになるように成膜する。次いで、ＳｉＯ2膜９上に
ＳｉＮ膜１０を同じくＣＶＤ法にて膜厚０．１〜０．２
μｍになるように成膜する。次に、ＳｉＮ膜１０上にレ
ジスト１１を塗布した後、ゲート電極の支柱を形成する
位置に支柱幅（０．１〜０．２μｍ）に等しい開口１１
ａをレジスト１１に形成する。このレジストパターニン
グは、例えばＥＢ直描により微細パターンを形成するこ
とができる。
【００１９】次に、このレジスト１１をマスクに用いて
反応性イオンエッチング（ＲＩＥ）などの異方性ドライ
エッチングを行い、図３（Ｂ）に示すようにＳｉＮ膜１
０に開口１０ａを形成する。その後、同図（Ｂ）に示す
ように、レジスト１１を除去する。なお、この異方性ド
ライエッチングは、下地のＳｉＯ2膜９があまりエッチ
ングされないような選択性をもつことが必要である。
反応性イオンエッチング（ＲＩＥ）などの異方性ドライ
エッチングを行い、図３（Ｂ）に示すようにＳｉＮ膜１
０に開口１０ａを形成する。その後、同図（Ｂ）に示す
ように、レジスト１１を除去する。なお、この異方性ド
ライエッチングは、下地のＳｉＯ2膜９があまりエッチ
ングされないような選択性をもつことが必要である。
【００２０】次に、ＳｉＮ膜１０の開口１０ａを通して
ＳｉＯ2膜９をウエットエッチングする。このエッチン
グ液は、例えばフッ酸：過酸化水素水：フッ化アンモニ
ウム＝１２：１：１００の混合液を用いる。このエッチ
ング液によるＳｉＯ2のエッチングレートは２０℃の温
度で約２０Å／秒であり、半導体層Ｓを構成するＧａＡ
ｓのエッチングレートは約７Å／秒である。図３（Ｃ）
は、ＳｉＯ2膜９がエッチングされて開口９ａが形成さ
れ、ちょうど半導体層Ｓが露出された状態を示してい
る。次に、この状態からさらにウエットエッチングを進
めて半導体層Ｓもエッチングして、図３（Ｄ）に示すよ
うな第１次リセス８１を形成する。この第１次リセス８
１の底面８１Ａは、ＳｉＮ膜１０の開口１０ａの幅寸法
と同一となる。これは、図３（Ｃ）に示すようにＳｉＯ
2膜９がエッチングされて半導体層Ｓが露出した状態で
は、ＳｉＯ2 膜９の開口幅ｔはＳｉＮ膜１０の開口１０
ａの幅と同じになり、第１次リセス８のエッチングにお
いても半導体層Ｓは露出した領域からエッチングされて
いくためこの幅ｔは転写されて底面８１Ａの幅となる。
このとき、ＳｉＯ2 膜９の開口９ａは、エッチングの進
行とともに後退するため、傾斜の小さい第１テーパ面８
１Ｂが底面８１Ａの両脇に形成される。
ＳｉＯ2膜９をウエットエッチングする。このエッチン
グ液は、例えばフッ酸：過酸化水素水：フッ化アンモニ
ウム＝１２：１：１００の混合液を用いる。このエッチ
ング液によるＳｉＯ2のエッチングレートは２０℃の温
度で約２０Å／秒であり、半導体層Ｓを構成するＧａＡ
ｓのエッチングレートは約７Å／秒である。図３（Ｃ）
は、ＳｉＯ2膜９がエッチングされて開口９ａが形成さ
れ、ちょうど半導体層Ｓが露出された状態を示してい
る。次に、この状態からさらにウエットエッチングを進
めて半導体層Ｓもエッチングして、図３（Ｄ）に示すよ
うな第１次リセス８１を形成する。この第１次リセス８
１の底面８１Ａは、ＳｉＮ膜１０の開口１０ａの幅寸法
と同一となる。これは、図３（Ｃ）に示すようにＳｉＯ
2膜９がエッチングされて半導体層Ｓが露出した状態で
は、ＳｉＯ2 膜９の開口幅ｔはＳｉＮ膜１０の開口１０
ａの幅と同じになり、第１次リセス８のエッチングにお
いても半導体層Ｓは露出した領域からエッチングされて
いくためこの幅ｔは転写されて底面８１Ａの幅となる。
このとき、ＳｉＯ2 膜９の開口９ａは、エッチングの進
行とともに後退するため、傾斜の小さい第１テーパ面８
１Ｂが底面８１Ａの両脇に形成される。
【００２１】次に、ＳｉＮ膜１０の開口１０ａとＳｉＯ
2 膜９の開口９ａとを通して、半導体層Ｓのみをエッチ
ングするエッチング液でウエットエッチングし、図４
（Ａ）に示すような第２次リセス８２を形成する。この
エッチング液としては、例えばリン酸：過酸化水素水：
水＝３：１：１００の混合液を用いる。また、第２次リ
セス８２の深さは、電界効果トランジスタのしきい値電
圧が所望の値になるように制御する。この第２次リセス
８２の底面８２Ａは、第１次リセス８１の底面８１Ａの
幅が転写されるため同一寸法ｔとなる。また、第２リセ
ス８２の第１テーパ面８２Ｂは、第１次リセス８１の第
１テーパ面８１Ｂが転写された状態でエッチングされ
る。さらに、第２テーパ面８２Ｃは、半導体層Ｓのみを
エッチングするウエットエッチングで掘り下げられて形
成されるため、その傾斜は急峻なものとなる。
2 膜９の開口９ａとを通して、半導体層Ｓのみをエッチ
ングするエッチング液でウエットエッチングし、図４
（Ａ）に示すような第２次リセス８２を形成する。この
エッチング液としては、例えばリン酸：過酸化水素水：
水＝３：１：１００の混合液を用いる。また、第２次リ
セス８２の深さは、電界効果トランジスタのしきい値電
圧が所望の値になるように制御する。この第２次リセス
８２の底面８２Ａは、第１次リセス８１の底面８１Ａの
幅が転写されるため同一寸法ｔとなる。また、第２リセ
ス８２の第１テーパ面８２Ｂは、第１次リセス８１の第
１テーパ面８１Ｂが転写された状態でエッチングされ
る。さらに、第２テーパ面８２Ｃは、半導体層Ｓのみを
エッチングするウエットエッチングで掘り下げられて形
成されるため、その傾斜は急峻なものとなる。
【００２２】次に、図４（Ｂ）に示すように、ゲート金
属１Ｃ（例えばＡｌ，Ｔｉ／Ａｕなど）を蒸着する。ゲ
ート電極の第２リセス内に接地する支柱部１Ａの幅は、
ＳｉＮ膜１０の開口の幅と同一であり、支柱部１Ａの下
端側縁は第１テーパ面８２Ｂの下縁と一致する。
属１Ｃ（例えばＡｌ，Ｔｉ／Ａｕなど）を蒸着する。ゲ
ート電極の第２リセス内に接地する支柱部１Ａの幅は、
ＳｉＮ膜１０の開口の幅と同一であり、支柱部１Ａの下
端側縁は第１テーパ面８２Ｂの下縁と一致する。
【００２３】次いで、図４（Ｃ）に示すように、ゲート
金属１Ｃ上にレジスト１２をパターニングしてリセス上
方に残し、このレジスト１２をマスクとしてゲート金属
１Ｃをドライエッチング（またはイオンミリング）し、
レジスト１２を除去すれば図２に示したようなゲート構
造が得られる。
金属１Ｃ上にレジスト１２をパターニングしてリセス上
方に残し、このレジスト１２をマスクとしてゲート金属
１Ｃをドライエッチング（またはイオンミリング）し、
レジスト１２を除去すれば図２に示したようなゲート構
造が得られる。
【００２４】（実施例２）この実施例は、リフトオフ法
によってゲート電極を形成する場合に本発明を適用した
例である。
によってゲート電極を形成する場合に本発明を適用した
例である。
【００２５】まず、この実施例では、半導体層Ｓ上にＳ
ｉＯ2 膜９をＣＶＤ法で形成し、ＳｉＯ2 膜９上に（Ｅ
Ｂ：電子線）ポジ型レジスト（例えば、シプレー社製Ｓ
ＡＬ１１０−ＰＬＩ）１３を０．３μｍの厚さに形成
し、その上にネガ型レジスト（例えば、日立化成社製Ｒ
Ｄ２０００Ｎ）１４を〜１μｍの厚さにコーティングす
る。
ｉＯ2 膜９をＣＶＤ法で形成し、ＳｉＯ2 膜９上に（Ｅ
Ｂ：電子線）ポジ型レジスト（例えば、シプレー社製Ｓ
ＡＬ１１０−ＰＬＩ）１３を０．３μｍの厚さに形成
し、その上にネガ型レジスト（例えば、日立化成社製Ｒ
Ｄ２０００Ｎ）１４を〜１μｍの厚さにコーティングす
る。
【００２６】そして、ネガ型レジスト１４に、ゲート電
極１の上部幅広部１Ｂに相当するパターン開口（〜１μ
ｍ）１４Ａを形成する。このとき、ネガ型レジスト１４
を開口するため、開口部１４Ａのポジ型レジスト１３は
露光されず、そのまま残る。なお、両レジストの種類
は、コーティングの際に交ざり合わず、各現像時に相互
に影響を及ぼさず、且つＳｉＯ2 膜９及び半導体層Ｓの
エッチング時に耐性のあるものであればよい。また、ネ
ガ型レジストの開口断面形状は、図５（Ａ）に示すよう
に逆テーパ状となるものが望ましい。次に、同図（Ａ）
に示すように、ネガ型レジスト１４の開口部１４Ａ内の
ポジ型レジスト１３に電子線直描等を用いて、開口部１
４Ａよりも幅の狭い開口部（〜０．２μｍ）１３Ａを形
成する。
極１の上部幅広部１Ｂに相当するパターン開口（〜１μ
ｍ）１４Ａを形成する。このとき、ネガ型レジスト１４
を開口するため、開口部１４Ａのポジ型レジスト１３は
露光されず、そのまま残る。なお、両レジストの種類
は、コーティングの際に交ざり合わず、各現像時に相互
に影響を及ぼさず、且つＳｉＯ2 膜９及び半導体層Ｓの
エッチング時に耐性のあるものであればよい。また、ネ
ガ型レジストの開口断面形状は、図５（Ａ）に示すよう
に逆テーパ状となるものが望ましい。次に、同図（Ａ）
に示すように、ネガ型レジスト１４の開口部１４Ａ内の
ポジ型レジスト１３に電子線直描等を用いて、開口部１
４Ａよりも幅の狭い開口部（〜０．２μｍ）１３Ａを形
成する。
【００２７】その後、開口部１４Ａ，１３Ａを介してＳ
ｉＯ2 膜９をウエットエッチングする。エッチング液
は、上記実施例１と同様にフッ酸：過酸化水素水：フッ
化アンモニウム＝１２：１：１００の混合液を用いる。
このエッチングで上記実施例１と同様の第１次リセス
（図示省略）を半導体層Ｓに形成した後、エッチング液
をリン酸：過酸化水素水：水＝３：１：１００の混合液
にかえて、図５（Ｂ）に示すように、第２次リセス８２
を形成する。
ｉＯ2 膜９をウエットエッチングする。エッチング液
は、上記実施例１と同様にフッ酸：過酸化水素水：フッ
化アンモニウム＝１２：１：１００の混合液を用いる。
このエッチングで上記実施例１と同様の第１次リセス
（図示省略）を半導体層Ｓに形成した後、エッチング液
をリン酸：過酸化水素水：水＝３：１：１００の混合液
にかえて、図５（Ｂ）に示すように、第２次リセス８２
を形成する。
【００２８】この第２次リセス８２の底面８２Ａの幅
は、ポジ型レジスト１３の開口部１３Ａの幅と同一にな
る。
は、ポジ型レジスト１３の開口部１３Ａの幅と同一にな
る。
【００２９】次に、図６（Ａ）に示すように、ゲート金
属１Ｃを蒸着させることによりゲート電極１が形成でき
る。
属１Ｃを蒸着させることによりゲート電極１が形成でき
る。
【００３０】その後、ネガ型レジスト１４及びポジ型レ
ジスト１３を除去することにより、リフトオフが行われ
る。
ジスト１３を除去することにより、リフトオフが行われ
る。
【００３１】本実施例においても、ゲート電極１の支柱
部１Ａは、第２次リセス８２の底面８２Ａに重なり、第
１テーパ面８２Ｂの下端縁に一致して実施例１と同様な
支柱部の立設構造が得られる。
部１Ａは、第２次リセス８２の底面８２Ａに重なり、第
１テーパ面８２Ｂの下端縁に一致して実施例１と同様な
支柱部の立設構造が得られる。
【００３２】（実施例３）この実施例は、図７に示すよ
うに、ゲート電極１の支柱部１Ａの下端部をソース側に
寄せた構造をもつ。このため、電界効果トランジスタの
ソース抵抗を低減することが可能となる。なお、このゲ
ート電極の形成方法としては、上記実施例１の図４
（Ａ）に示す状態でゲート金属を斜め蒸着させればよ
い。
うに、ゲート電極１の支柱部１Ａの下端部をソース側に
寄せた構造をもつ。このため、電界効果トランジスタの
ソース抵抗を低減することが可能となる。なお、このゲ
ート電極の形成方法としては、上記実施例１の図４
（Ａ）に示す状態でゲート金属を斜め蒸着させればよ
い。
【００３３】以上、本発明の各実施例について説明した
が、これらに限定されるものではなく、構成の要旨の範
囲で各種の変更が可能である。
が、これらに限定されるものではなく、構成の要旨の範
囲で各種の変更が可能である。
【００３４】例えば、上記実施例では、ＳｉＯ2 膜のエ
ッチング液として、フッ酸：過酸化水素水：フッ化アン
モニウム＝（２：１：１００の比率のものを用いたが、
これに限定されるものではなく、他の比率のもの、また
は、他のエッチング液を用いてもよい。なお、上記混合
比率において、フッ酸の比率を上げるとＳｉＯ2 のエッ
チングレートは速くなり、過酸化水素水の比率を上げる
とＧａＡｓのエッチングレートが速くなる。
ッチング液として、フッ酸：過酸化水素水：フッ化アン
モニウム＝（２：１：１００の比率のものを用いたが、
これに限定されるものではなく、他の比率のもの、また
は、他のエッチング液を用いてもよい。なお、上記混合
比率において、フッ酸の比率を上げるとＳｉＯ2 のエッ
チングレートは速くなり、過酸化水素水の比率を上げる
とＧａＡｓのエッチングレートが速くなる。
【００３５】また、上記実施例では、絶縁膜としてＳｉ
Ｏ2 ，ＳｉＮ，レジスト等を用いたが他の材料膜を用い
てもよい。
Ｏ2 ，ＳｉＮ，レジスト等を用いたが他の材料膜を用い
てもよい。
【００３６】
【発明の効果】以上の説明から明らかなように、この出
願の請求項１〜６及び請求項８によればゲート寄生容量
を低減させると共に、ゲート寄生抵抗を低減させて、電
界効果トランジスタの高周波特性を改善させる効果を奏
する。また、リセス底面部とゲート電極の支柱側壁との
位置関係がセルフアラインで一意的に決まるため、電界
効果トランジスタの特性の再現性が安定する効果があ
る。
願の請求項１〜６及び請求項８によればゲート寄生容量
を低減させると共に、ゲート寄生抵抗を低減させて、電
界効果トランジスタの高周波特性を改善させる効果を奏
する。また、リセス底面部とゲート電極の支柱側壁との
位置関係がセルフアラインで一意的に決まるため、電界
効果トランジスタの特性の再現性が安定する効果があ
る。
【００３７】また、この出願の請求項７によれば、上記
効果に加えて、電界効果トランジスタのソース寄生抵抗
を特に低減できるため、高周波特性をさらに改善する効
果がある。
効果に加えて、電界効果トランジスタのソース寄生抵抗
を特に低減できるため、高周波特性をさらに改善する効
果がある。
【図１】この発明の実施例１のチップパターンの全体を
示す平面図。
示す平面図。
【図２】図１のＸ−Ｘ断面図。
【図３】（Ａ）〜（Ｄ）は実施例１の製造工程を示す要
部断面図。
部断面図。
【図４】（Ａ）〜（Ｃ）は実施例１の製造工程を示す要
部断面図。
部断面図。
【図５】（Ａ）及び（Ｂ）は実施例２の製造工程を示す
要部断面図。
要部断面図。
【図６】（Ａ）及び（Ｂ）は実施例２の製造工程を示す
要部断面図。
要部断面図。
【図７】実施例３の要部断面図。
【図８】（Ａ）〜（Ｃ）は従来例の要部断面図。
【図９】（Ａ）及び（Ｂ）は従来例の要部断面図。
【図１０】従来例の要部断面図。
Ｓ…半導体層 １…ゲート電極 １Ａ…支柱部 １Ｂ…幅広部 １Ｃ…ゲート金属 ２…ソース ９…ＳｉＯ2 膜 １０…ＳｉＮ膜 １０ａ…開口 １１…レジスト １１ａ…開口 １３…ポジ型レジスト １３Ａ…開口部 １４…ネガ型レジスト １４Ａ…開口部 ８１…第１次リセス ８１Ａ…底面 ８１Ｂ…第１テーパ面 ８２…第２次リセス ８２Ａ…底面 ８２Ｂ…第１テーパ面 ８２Ｃ…第２テーパ面
Claims (8)
- 【請求項１】 半導体層表面に凹溝状のリセスが形成さ
れ、該リセス底部にゲート電極が立設される電界効果ト
ランジスタにおいて、 前記リセスの側壁を、溝底部側から溝上部側へ向けて多
段的に傾斜が大きくなるように、複数のテーパ面で形成
したことを特徴とする電界効果トランジスタ。 - 【請求項２】 前記リセスの側壁が２段のテーパ面で形
成される請求項１記載の電界効果トランジスタ。 - 【請求項３】 前記ゲート電極の側壁下端縁が、リセス
の側壁下端縁にほぼ位置する請求項１または請求項２記
載の電界効果トランジスタ。 - 【請求項４】 前記ゲート電極の下端部はソース寄りに
位置する請求項１記載の電界効果トランジスタ。 - 【請求項５】 半導体層上に、第１の絶縁膜及び第２の
絶縁膜を順次成膜する工程と、 該第２の絶縁膜上にレジストを塗布した後、露光・現像
を行って予定幅の開口を形成する工程と、 該レジストをマスクとして異方性エッチングを行い該第
２の絶縁膜を開口させる工程と、 該第２の絶縁膜の開口を通して第１の絶縁膜及び前記半
導体層をウエットエッチングして該半導体層に第１次リ
セスを形成する工程と、 該半導体層のみを選択的にエッチングするエッチング液
にて、該第１次リセスの底面構造を維持しつつ該半導体
層の深さ方向へエッチングを進めて第２次リセスを形成
する工程と、前記第２の絶縁膜上からゲート金属を蒸着
させた後、該ゲート金属をパターニングしてＴ字型ゲー
トを形成する工程と、を備えることを特徴とする電界効
果トランジスタの製造方法。 - 【請求項６】 半導体層上に絶縁膜を形成する工程と、 該絶縁膜上にポジ型レジスト層及びネガ型レジスト層を
順次積層する工程と、 該ネガ型レジスト層に、Ｔ字型ゲートの幅広頭部の幅寸
法に相当する幅の第１開口部を形成した後、該第１開口
部内の前記ポジ型レジスト層に、該Ｔ字型ゲートの支柱
部の幅寸法に相当する幅の第２開口部を形成する工程
と、 前記第１開口部及び第２開口部を通してウエットエッチ
ングを行って前記絶縁膜及び半導体層をエッチングして
第１次リセスを形成する工程と、 該半導体層のみを選択的にエッチングするエッチング液
にて、該第１次リセスの底面構造を維持しつつ該半導体
層の深さ方法へエッチングを進めて第２次リセスを形成
する工程と、 ゲート金属を蒸着させた後、ポジ型レジスト層及びネガ
型レジスト層を除去してリフトオフする工程と、を備え
ることを特徴とする電界効果トランジスタの製造方法。 - 【請求項７】 前記ゲート金属は、第２次リセス内でソ
ース寄りに堆積するように斜め蒸着される請求項５また
は請求項６記載の電界効果トランジスタの製造方法。 - 【請求項８】 前記半導体層がヒ素をＶ族元素とするII
I−Ｖ化合物で成り、且つ該半導体層上の絶縁膜がＳｉ
Ｏ2で成ると共に、該絶縁膜と該半導体層とを、フッ酸
と過酸化水素水とフッ化アンモニウムとの混合液をエッ
チング液として用いてウエットエッチングを行い第１次
リセスを形成する請求項５または請求項６記載の電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125783A JPH06333955A (ja) | 1993-05-27 | 1993-05-27 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125783A JPH06333955A (ja) | 1993-05-27 | 1993-05-27 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333955A true JPH06333955A (ja) | 1994-12-02 |
Family
ID=14918748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5125783A Pending JPH06333955A (ja) | 1993-05-27 | 1993-05-27 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333955A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090649A (en) * | 1997-01-23 | 2000-07-18 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| US6144048A (en) * | 1998-01-13 | 2000-11-07 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| JP2015037148A (ja) * | 2013-08-15 | 2015-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| CN108428795A (zh) * | 2017-02-15 | 2018-08-21 | 三星电子株式会社 | 薄膜晶体管、其制造方法和包括其的电子设备 |
| WO2025204632A1 (ja) * | 2024-03-27 | 2025-10-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法、及び、通信装置 |
-
1993
- 1993-05-27 JP JP5125783A patent/JPH06333955A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090649A (en) * | 1997-01-23 | 2000-07-18 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| US6144048A (en) * | 1998-01-13 | 2000-11-07 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| JP2015037148A (ja) * | 2013-08-15 | 2015-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| CN108428795A (zh) * | 2017-02-15 | 2018-08-21 | 三星电子株式会社 | 薄膜晶体管、其制造方法和包括其的电子设备 |
| CN108428795B (zh) * | 2017-02-15 | 2023-09-22 | 三星电子株式会社 | 薄膜晶体管、其制造方法和包括其的电子设备 |
| WO2025204632A1 (ja) * | 2024-03-27 | 2025-10-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法、及び、通信装置 |
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