JPH0629454A

JPH0629454A - 半導体デバイス

Info

Publication number: JPH0629454A
Application number: JP18266192A
Authority: JP
Inventors: Hiroshi Nagayama; 宏永山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-07-09
Filing date: 1992-07-09
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】リードオンチップ方式のパッケージ構造を有
する集積化半導体デバイスに関し、厳しい温湿度環境で
使用しても、発生する歪応力が半導体チップに及ぼす影
響を最小限に抑制できるＬＯＣ構造の半導体装置を提供
することを目的とする。【構成】半導体素子を集積化した半導体チップと、半
導体チップの表面に第１の絶縁性接着層を介して積層さ
れ、貫通孔を有するフレームと、該フレーム上に第２の
絶縁性接着層を介して積層されたリード層と、前記貫通
孔を介して該リード層と前記半導体チップ間の電気的接
続を行なう導電部材と、半導体チップ全体をモールドす
る樹脂とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体デバイスに関
し、特にリードオンチップ方式のパッケージ構造を有す
る集積化半導体デバイスに関する。

【０００２】近年、半導体デバイスの集積度が高まるに
つれて、ＬＳＩデバイスのパッケージングにも工夫が凝
らされるようになってきた。多数の入出力端子と集積化
半導体チップ間に超高速の電気信号を伝達するために
は、配線経路を最短にし、かつ実装配線の自由度を確保
する必要がある。この目的に叶うパッケージングとして
実用化されているのがリードオンチップ（ＬＯＣ）構造
である。

【０００３】

【従来の技術】ＬＯＣ方式のパッケージングは、半導体
チップ上に緩衝材を介してリード層を積層、配線してス
テムにマウントし、モールドした構造を持つ。図２
（Ａ）はその上面図、図２（Ｂ）は断面図を示してい
る。

【０００４】すなわち、フレーム（ステム）１２上にマ
ウントされた半導体チップ１１には、多数の半導体素子
が集積化され、チップ中央部にボンディングパッドが集
中配線されている。

【０００５】半導体チップ１１上に設けられた分厚い絶
縁層１４およびその上に設けられたリード層１３の貫通
孔を介してワイヤ１５が前記半導体チップ１１中央部の
ボンディングパッドとリード層１３間を接続している。

【０００６】この状態で、ＬＯＣは樹脂層１６によって
モールドされ、外気と遮断される。モールド部分からは
フレーム１２の固定端子２３およびリード層１３の外部
接続ピン２２だけが外部へ突出した構造となっている。

【０００７】

【発明が解決しようとする課題】リード層１３、外部接
続ピン２２は、合金（通常、鉄−ニッケル合金）製であ
り、比較的熱膨張係数が大きい。ＬＯＣパッケージは様
々な条件下で使用されるが、十分に制御された温湿度環
境以外に置かれた時、該パッケージの樹脂モールドが熱
や湿度の影響で不均一に収縮する。

【０００８】この時、リード層１３、外部接続ピン２２
が、モールド層の各部位で不均一な歪応力を発生させ、
極端な場合には、そのストレスが絶縁層１４に伝播して
半導体チップ１１の保護層を兼ねている絶縁層１４を破
損する。この結果、破損部位からは湿度等が侵入して、
短絡等の事故発生の原因となる。

【０００９】これを避けるためには、単位面積当たりの
ストレスを減らす目的で、リード層１３、外部接続ピン
２２の間隔を広げたり、歪耐圧を増やす目的で絶縁層１
４の膜厚を増加させたりする必要が生ずる。この結果、
ＬＯＣ構造が、大型化、肥厚化し、薄型パッケージ内に
収納できないという問題点が生じた。

【００１０】本発明の目的は、厳しい温湿度環境で使用
しても、発生する歪応力が半導体チップに及ぼす影響を
最小限に抑制できるＬＯＣ構造の半導体装置を提供する
ことである。

【００１１】

【課題を解決するための手段】本発明の半導体デバイス
においては、半導体チップとリード層をフレームによっ
て分離したＬＯＣ構造をとる。

【００１２】すなわち、本発明の半導体デバイスは、半
導体素子を集積化した半導体チップと、半導体チップの
表面に第１の絶縁性接着層を介して積層され、貫通孔を
有するフレームと、該フレーム上に第２の絶縁性接着層
を介して積層されたリード層と、前記貫通孔を介して該
リード層と前記半導体チップ間の電気的接続を行なう導
電部材と、半導体チップ全体をモールドする樹脂とを有
する。

【００１３】

【作用】半導体チップをリード層からフレームによって
分離することによって、全体の厚みを増すことなく、リ
ード層からの歪応力をフレームで遮断することができ
る。この結果、薄型パッケージングにおいてもＬＯＣ機
能が失われることはない。

【００１４】以下、本発明を実施例に基づいてより詳し
く述べる。

【００１５】

【実施例】図１は、本発明の実施例である半導体デバイ
スのパッケージ構造概略を示す上面図（Ａ）および断面
図（Ｂ）である。

【００１６】上面中央部にボンディングパッドを配置し
た半導体チップ１の上面は、ボンディングパッド部のみ
を開口した状態で第１の絶縁性接着層４に被覆され、フ
レーム２の下面に接着されている。

【００１７】第１の絶縁性接着層４は、たとえば、熱硬
化性樹脂からなり、常温では粘性を持つので接着剤の役
割も果たす。フレーム２には、前記半導体チップ１のボ
ンディングパッド部に開口した貫通孔が設けられてい
る。

【００１８】一方、リード層３は、フレーム２の上面側
に配置され、第２の絶縁性接着層５を介して接着されて
いる。第２の絶縁性接着層５は、リード層３のコンタク
トホールと同様の貫通孔を有しており、たとえばポリイ
ミド被覆の酸化膜からなる。

【００１９】リード層３と外部接続ピン１０は、たとえ
ば鉄−ニッケルの４２合金からなる。リード層３のリー
ドと半導体チップ１のボンディングパッド間は、ワイヤ
８によって接続される。

【００２０】図１（Ａ）、（Ｂ）のようなＬＯＣ構造で
は、フレーム２上に予めリード層３を形成しておくこと
ができるので、パッケージングを行なう際、リード層３
と半導体チップ１の位置決めを一度行なうだけでよく、
従来と較べて、特に工程が複雑化することはない。

【００２１】最後に、熱硬化性樹脂６を用いてパッケー
ジのモールドを行なう。この時、フレーム２のノーズは
固定する際に使用されるので、先端部はモールドしな
い。また、リード層３の外部接続ピン１０の先端部も、
当然モールドされていない。なお、図を判りやすくする
ために、樹脂６のモールドは図１（Ａ）の上面図におい
てのみ記載した。

【００２２】図１（Ａ）、（Ｂ）は、ボンディングパッ
ドとリードをワイヤ８によって接続する場合の例である
が、パッドにバンプ７を形成することもできる。この接
続例を、図１（Ｃ）に示した。

【００２３】リード層３から接続性接着層５側面上にリ
ード延長部１８を延ばし、その先端に金等のバンプ７ａ
を形成する。半導体チップ１表面の対応する位置にも金
メッキや半田メッキのバンプ７ｂを形成する。両バンプ
７ａ、７ｂを接続することにより、電気的接続を形成す
る。このバンプ７によって、パッケージ工程を簡素化す
ることができる。

【００２４】図１では、半導体チップ１はフレーム２か
ら絶縁されていたが、半導体チップ内の電位分布の安定
化を計るために、半導体チップ１とフレーム２とを接続
する方が望ましい場合がある。

【００２５】この場合は、図３（Ａ）、（Ｂ）に示すよ
うに、半導体チップ１の基板ノードに対応するフレーム
２の部分に、図のＭ点で示すような開口を形成し、フレ
ーム２と基板ノードとを接続することが好ましい。な
お、図３に示した実施例では、図面を見やすくするため
に、絶縁性樹脂６によるパッケージのモールドの図示を
省略してある。以下の図面においても同様であるが、実
際には全てモールドされている。

【００２６】さらに、本発明の別の実施例として、フレ
ーム２を接地線や電源線に接続する場合を、図４に示
す。ＭＯＳメモリデバイスの実装に用いると便利であ
る。図４（Ａ）は、フレーム２を短辺方向に２分割した
場合を、また図４（Ｂ）はフレーム２を長辺方向に分割
した場合を示す。

【００２７】フレームの各切片には、新たにリード層３
の外部接続ピン１０と平行に付加ノーズ２０、２１が設
けられている。また、フレームの各切片には開口Ｍ１、
Ｍ２が形成され、半導体チップの電源配線をフレームの
各切片に接続する。

【００２８】付加ノーズ２０、２１の先端部は、それぞ
れ接地線や電源線に接続されているので、当然樹脂６に
よるモールドは施されていない。なお、場合によって
は、フレーム２を分割せずに、付加ノーズ２０のみを設
けてもよい。

【００２９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
半導体デバイスのＬＯＣ構造による高信頼性パッケージ
ングを、パッケージの大型化、肥厚化を伴うことなく容
易に行なうことができる。この結果、高集積化半導体チ
ップのパッケージングも簡素化された製造工程で行なう
ことができ、コスト低減、信頼性の向上を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例による半導体デバイスのＬＯＣ
型パッケージ構造の概略を示す。図１（Ａ）および
（Ｂ）は、リードと半導体チップ上のパッドをワイヤで
接続した例を、また図１（Ｃ）は半導体チップとリード
とにバンプを設けて接続した例を示す。

【図２】従来例によるＬＯＣパッケージング型の半導体
デバイスを示す。図２（Ａ）は上面図、図２（Ｂ）は側
面図である。

【図３】本発明の別の実施例による半導体デバイスのパ
ッケージ構造概略を示す。

【図４】本発明のさらに別の実施例による半導体デバイ
スのパッケージ構造概略を示す。図は、いずれも上面図
のみで、図４（Ａ）はフレーム短辺方向にフレームを分
割した例、図４（Ｂ）はフレーム長辺方向にフレームを
分割した例を示す上面図である。

【符号の説明】

１半導体チップ２フレーム３リード層４第１の絶縁性接着層５第２の絶縁性接着層６（モールド用）樹脂７バンプ８ワイヤ９（フレームの）ノーズ１０外部接続ピン１１半導体チップ１２フレーム１３リード層１４絶縁層１５ワイヤ１６樹脂層１８リードの延長部２０、２１付加ノーズ２２外部接続ピン２３（フレームの）固定端子Ｍ開口

Claims

【特許請求の範囲】

【請求項１】半導体素子を集積化した半導体チップ
（１）と、半導体チップ（１）の表面に第１の絶縁性接着層（４）
を介して積層され、貫通孔を有するフレーム（２）と、該フレーム（２）上に第２の絶縁性接着層（５）を介し
て積層されたリード層（３）と、前記貫通孔を介して該リード層（３）と前記半導体チッ
プ（１）間の電気的接続を行なう導電部材（８）と、半導体チップ（１）全体をモールドする樹脂（６）とを
有する半導体デバイス。
【請求項２】前記リード層（３）と半導体チップ
（１）との間の電気的接続を行なう導電部材（８）が、
該半導体チップ（１）表面に設けられたバンプ（７ｂ）
と前記リード層（３）端部に設けられたバンプ（７ａ）
とを含む請求項１記載の半導体デバイス。
【請求項３】前記フレーム（２）の一部を前記樹脂
（６）の外部に延在させ、該部位に接地線または電源線
を接続した請求項１ないし２記載の半導体デバイス。