JPS6077441A - 半導体ウエハ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体ウェハ、特に結晶欠陥を少なくした半
導体ウェハに関する。

一般に、半導体ウェハに素子を成長形成する過程で結晶
欠陥が生じる。この結晶欠陥は、ジルトルエンチという
特殊なエツチングを行うと、第１図に示すように、半導
体ウェハｌの周端部に白色の線状部分２として確認でき
る。この線状部分はスリップラインと呼ばれ、このスリ
ップライン２は、ディスロケーションと呼ばれる三角状
をした小さな結晶欠陥が、−直線上に連なって見えるも
のである。この結晶欠陥は、素子成長過程で熱的歪、あ
るいは機械的な力が加わると、半導体ウェハの結晶構造
に歪が生し、転位と呼ばれる欠陥が生じることにより発
生ずるものである。このような結晶欠陥を持つ素子を回
路に使用すると、この結晶欠陥より電流リークが生しる
という不具合が発生するので、このような結晶欠陥を含
む素子は、製造過程で予め不良品として除かれることに
なる。

上記したように、結晶欠陥はスリップラインとして線状
に発生ずるので、このスリップラインの発生が多いと、
良品素子の歩留りが悪くなる。したがってスリップライ
ンは数が少なく、かつ短い方が望ましい。

それゆえに、この発明の目的は、スリップラインの短い
、すなわち結晶欠陥の発生の少ない半導体ウェハを提供
することである。

上記目的を達成するために、この発明の半導体ウェハは
、複数個の素子を区画形成するためのスクライブライン
下に深溝を形成するようにしている。

以下、実施例により、この発明の詳細な説明する。

第２図はこの発明の１実施例を示す半導体ウェハ１０の
断面図である。同図は、シリコン（Ｓｔ）の基板１１」
二にエピタキシャル層１２を成長形成した状態を示して
いる。

一般に、半導体ウェハ１は、第１図に示すように複数個
の素子形成領域３を区画するための格子目のスクライブ
ライン４が形成されている。

実施例半導体ウェハ１０も、上面に上記スクライブライ
ン４と同様のスクライブラインを有しており、このスク
ライブライン４下に深溝１３を形成している。基板１１
の厚さａが４００〜５００μ、エピタキシャル層１２の
厚さｂが１０〜１５μであるに対し、深溝１３の深さＣ
ば１００μ程度であり、エピタキシャル層１２の厚さに
対し、十分深くなるようにしている。もっとも余り深く
すると、基板１１の機械的強度が低下し、割れ等が生じ
るおそれがあるので、上記程度の深さとされている。

深溝１３の形成は、シリコンの基板１１にプラズマエツ
チングをなすことにより行われる。また、この実施例で
は、エピタキシャルＭＩ２を成長形成後に深溝１３を形
成しているが、エピタキシャル層１２の成長形成前にエ
ツチングしてもよい。

この半導体ウェハに素子を成長形成する過程で、熱的歪
、機械的歪が発生し、周端部がら中心に向けて、スリッ
プラインが走る場合でも、深溝１３でスリップラインが
くい止められることになる。

以上のように、この発明の半導体ウェハによれば、スク
ライブライン下に深溝を形成しているので、スリップラ
インが発生ずる状況下においても、深溝１３によりスリ
ップラインが長く走るのを阻止でき、結晶欠陥が生じる
のは、周α（４の最小限の素子となるので、素子の歩留
りを大幅に向」二することができる。

【図面の簡単な説明】

第１図は半導体ウェハの平面図、第２図はこの発明の１
実施例を示す半導体ウェハの断面図である。 ■・１０：半導体ウェハ、３：素子形成領域、４ニスク
ライブライン、　１１：基板、１２：エピタキシャル層
、１３：深溝 特許出願人　ローム株式会社 代理人　弁理士　中　利　茂　信 第１図 第２膳

Claims (1)

【特許請求の範囲】
1. （１）スクライブラインによって複数個の素子形成領域
   が区画される半導体ウェハにおいて、前記スクライブラ
   イン下に、深溝を形成してなることを特徴とする半導体
   ウェハ。