JPH0328070B2 - - Google Patents
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- Publication number
- JPH0328070B2 JPH0328070B2 JP56047447A JP4744781A JPH0328070B2 JP H0328070 B2 JPH0328070 B2 JP H0328070B2 JP 56047447 A JP56047447 A JP 56047447A JP 4744781 A JP4744781 A JP 4744781A JP H0328070 B2 JPH0328070 B2 JP H0328070B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- glass layer
- forming
- conductivity type
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にバイポー
ラ形半導体素子の素子形成領域形成方法に関す
る。
ラ形半導体素子の素子形成領域形成方法に関す
る。
半導体集積回路（IC）では共通基板上に多く
のトランジスタ等の回路素子を形成するが、これ
らの各素子が相互に電気的な影響を受けないよう
に分離絶縁させるためのアイソレーシヨン帯領域
が設けられている。第１図に示す断面図は、最も
多用されているpn接合分離法で、例えばＰ型シ
リコン基板１上にｎ型エピタキシヤル層２を積層
し、アイソレーシヨン帯領域３にｐ型不純物を拡
散してｐ型領域とするが、図はバイポーラ形半導
体素子を形成する場合で、予めｎ型埋没拡散層４
を形成した後、ｎ型エピタキシヤル層２を成長
し、アイソレーシヨン帯領域３を設けている。こ
の様なPn接合分離法の他に、アイソレーシヨン
帯領域を異方性エツチングによつてエツチング除
去し、薄い酸化シリコン（SiO2）膜を介して多
結晶シリコンを埋め込む絶縁分離法などもある
が、これらのアイソレーシヨン帯領域の形成法は
何れもその巾を余り狭くすることは困難であつ
て、第１図に示している様にアイソレーシヨン帯
の巾Ｌは素子形成領域の深さＤに依存し、深さＤ
が大きくなると巾Ｌは広くなる。これは熱拡散又
は異方性エツチングなどによつて形成すると止む
なく巾広くなるもので、この様なアイソレーシヨ
ン巾がICの高集積化を妨げる原因となつている。
特にバイポーラ形高耐圧半導体素子を形成する場
合には、ベース巾やコレクタ領域を拡げる必要か
ら素子形成領域を深くしなければならず、そのた
めICが大型化することは避けられない問題であ
る。
のトランジスタ等の回路素子を形成するが、これ
らの各素子が相互に電気的な影響を受けないよう
に分離絶縁させるためのアイソレーシヨン帯領域
が設けられている。第１図に示す断面図は、最も
多用されているpn接合分離法で、例えばＰ型シ
リコン基板１上にｎ型エピタキシヤル層２を積層
し、アイソレーシヨン帯領域３にｐ型不純物を拡
散してｐ型領域とするが、図はバイポーラ形半導
体素子を形成する場合で、予めｎ型埋没拡散層４
を形成した後、ｎ型エピタキシヤル層２を成長
し、アイソレーシヨン帯領域３を設けている。こ
の様なPn接合分離法の他に、アイソレーシヨン
帯領域を異方性エツチングによつてエツチング除
去し、薄い酸化シリコン（SiO2）膜を介して多
結晶シリコンを埋め込む絶縁分離法などもある
が、これらのアイソレーシヨン帯領域の形成法は
何れもその巾を余り狭くすることは困難であつ
て、第１図に示している様にアイソレーシヨン帯
の巾Ｌは素子形成領域の深さＤに依存し、深さＤ
が大きくなると巾Ｌは広くなる。これは熱拡散又
は異方性エツチングなどによつて形成すると止む
なく巾広くなるもので、この様なアイソレーシヨ
ン巾がICの高集積化を妨げる原因となつている。
特にバイポーラ形高耐圧半導体素子を形成する場
合には、ベース巾やコレクタ領域を拡げる必要か
ら素子形成領域を深くしなければならず、そのた
めICが大型化することは避けられない問題であ
る。
本発明はかような問題点を解消して、バイポー
ラ形半導体素子からなるICを高密度化すること
を目的とし、その特徴は一導電型シリコン基板上
に保護膜を形成し、該保護膜をパターンニングし
て、素子形成領域を窓あけする工程、次いで異方
性エツチングによつて、窓あけした露出部のシリ
コン基板をエツチングして凹部を形成する工程、
次いで反対導電型不純物を含有する液状のガラス
層を該凹部の底面には厚く、それ以外の底面には
薄く塗布する工程、次いで熱処理を施してガラス
層を硬化する工程、次いでエツチングを施し、該
薄く形成されたガラス層を除去して該凹部の底面
にガラス層を残す工程、次いで高温加熱処理を施
し、該ガラス層中の不純物を拡散して埋没拡散層
を形成する工程、次いで該ガラス層を除去した
後、その反対導電型エピタキシヤル層を積層成長
せしめて、該エピタキシヤル層を素子形成領域と
する工程を含むことを特徴とする製造方法を提案
するもので、以下図面を参照して実施例によつて
詳細に説明する。
ラ形半導体素子からなるICを高密度化すること
を目的とし、その特徴は一導電型シリコン基板上
に保護膜を形成し、該保護膜をパターンニングし
て、素子形成領域を窓あけする工程、次いで異方
性エツチングによつて、窓あけした露出部のシリ
コン基板をエツチングして凹部を形成する工程、
次いで反対導電型不純物を含有する液状のガラス
層を該凹部の底面には厚く、それ以外の底面には
薄く塗布する工程、次いで熱処理を施してガラス
層を硬化する工程、次いでエツチングを施し、該
薄く形成されたガラス層を除去して該凹部の底面
にガラス層を残す工程、次いで高温加熱処理を施
し、該ガラス層中の不純物を拡散して埋没拡散層
を形成する工程、次いで該ガラス層を除去した
後、その反対導電型エピタキシヤル層を積層成長
せしめて、該エピタキシヤル層を素子形成領域と
する工程を含むことを特徴とする製造方法を提案
するもので、以下図面を参照して実施例によつて
詳細に説明する。
第２図ないし第８図は本発明による一実施例の
工程順図を示しており、先づ第２図に示すように
面指数（100）をもつたＰ型シリコン基板１上に
膜厚数100ÅのSiO2膜５と膜厚1000〜2000Å程度
の窒化シリコン（Si3N4）膜６とを形成する。次
いで、第３図に示すようにフオトプロセスによつ
てフオトレジスト膜パターン（図示せず）を形成
し、これをマスクとして素子形成領域上のSi3N4
膜６とSiO2膜５とをエツチング除去して、シリ
コン基板１の素子形成領域を露出させる。
工程順図を示しており、先づ第２図に示すように
面指数（100）をもつたＰ型シリコン基板１上に
膜厚数100ÅのSiO2膜５と膜厚1000〜2000Å程度
の窒化シリコン（Si3N4）膜６とを形成する。次
いで、第３図に示すようにフオトプロセスによつ
てフオトレジスト膜パターン（図示せず）を形成
し、これをマスクとして素子形成領域上のSi3N4
膜６とSiO2膜５とをエツチング除去して、シリ
コン基板１の素子形成領域を露出させる。
次いで、フオトレジスト膜を除去した後、第４
図に示すように数10℃に加熱した苛性カリ
（KOH）とイソプロピルアルコールとの混合液
で、シリコン基板１の露出部をエツチングして、
エツチング深さを約2μｍとする。この様にすれ
ば側面は（111）面が現われる異方性エツチング
がなされて、図示のように梯形状に形成される。
次いで第５図に示すようにスピンオングラス７を
スピンナーを使用して塗布する。スピンオングラ
スは有機系の液体ガラスで、本実施例ではそれに
砒素又はアンチモニーを多量に含有させておく
が、暫時1000℃位で熱処理すれば、有機質が蒸発
して、砒素又はアンチモニーを含んだSiO2膜と
なる。
図に示すように数10℃に加熱した苛性カリ
（KOH）とイソプロピルアルコールとの混合液
で、シリコン基板１の露出部をエツチングして、
エツチング深さを約2μｍとする。この様にすれ
ば側面は（111）面が現われる異方性エツチング
がなされて、図示のように梯形状に形成される。
次いで第５図に示すようにスピンオングラス７を
スピンナーを使用して塗布する。スピンオングラ
スは有機系の液体ガラスで、本実施例ではそれに
砒素又はアンチモニーを多量に含有させておく
が、暫時1000℃位で熱処理すれば、有機質が蒸発
して、砒素又はアンチモニーを含んだSiO2膜と
なる。
次いで、稀弗酸でエツチングとすると、スピン
オングラスは底面に厚く、且つ傾斜のある側面に
はうすく被着しているので、側面のみエツチング
除去し、底面には厚さ1000〜2000Å程度残存させ
ることができる。そして、1200〜1250℃、30〜60
分間熱処理すれば第６図に示すようにｎ型埋没拡
散層８が形成される。この様な埋没拡散層はバイ
ポーラ形半導体素子のコレクタ抵抗を低くするた
め、必ず形成されているるものである。次いで、
スピンオングラス層７を弗酸でエツチング除去し
た後、第７図に示すように気相成長を行ない、成
長膜厚は2μｍ以上とする。反応ガスはジクロル
シラン（HiH2cl2）にフオスフイン（PH3）を混
合したガスを用いて、ｎ型層とするが、エツチン
グされたシリコン基板１上はエピタキシヤル単結
晶層９が成長し、Si3N4膜６上に被着したシリコ
ン層１０は多結晶となる。
オングラスは底面に厚く、且つ傾斜のある側面に
はうすく被着しているので、側面のみエツチング
除去し、底面には厚さ1000〜2000Å程度残存させ
ることができる。そして、1200〜1250℃、30〜60
分間熱処理すれば第６図に示すようにｎ型埋没拡
散層８が形成される。この様な埋没拡散層はバイ
ポーラ形半導体素子のコレクタ抵抗を低くするた
め、必ず形成されているるものである。次いで、
スピンオングラス層７を弗酸でエツチング除去し
た後、第７図に示すように気相成長を行ない、成
長膜厚は2μｍ以上とする。反応ガスはジクロル
シラン（HiH2cl2）にフオスフイン（PH3）を混
合したガスを用いて、ｎ型層とするが、エツチン
グされたシリコン基板１上はエピタキシヤル単結
晶層９が成長し、Si3N4膜６上に被着したシリコ
ン層１０は多結晶となる。
次いで第８図に示すように高湿高温度で熱処理
して、多結晶シリコン層１０を酸化せしめた後、
弗酸でエツチングする。この場合、熱処理すると
多結晶シリコン層１０の酸化は速く、単結晶層９
の酸化は遅いので、多結晶シリコン層１０を全部
酸化せしめても、単結晶層９の酸化量は少ない。
従つて、比較的平坦な表面がえられ、以下は公知
の製造方法によつてｎ型エピタキシヤル単結晶層
９にバイポーラ形半導体素子を形成することがで
きる。
して、多結晶シリコン層１０を酸化せしめた後、
弗酸でエツチングする。この場合、熱処理すると
多結晶シリコン層１０の酸化は速く、単結晶層９
の酸化は遅いので、多結晶シリコン層１０を全部
酸化せしめても、単結晶層９の酸化量は少ない。
従つて、比較的平坦な表面がえられ、以下は公知
の製造方法によつてｎ型エピタキシヤル単結晶層
９にバイポーラ形半導体素子を形成することがで
きる。
この様に、本発明はpn接合分離法の一種であ
るが、上記のごとくしてｎ型エピタキシヤル単結
晶層９からなる素子形成領域を形成すれば、アイ
ソレーシヨン帯の巾Ｌは素子形成領域の深さＤと
は無関係になつて、巾Ｌはフオトプロセスによつ
SiO2膜５をパターンニングすることが可能な最
小限度の巾にすることができる。したがつて、例
えばアイソレーシヨンの巾を1μｍあるいはそれ
以下にすることも可能であり、アイソレーシヨン
面積を極めて小さくして、ICの集積度を向上さ
せることができる。又、本発明の形成方法は従来
のpn接合分離法と比べて、ｎ型埋没拡散層８の
ためのフオトプロセスによるパターンニングを必
要としないから、それだけ工程が簡略化される利
点もある。
るが、上記のごとくしてｎ型エピタキシヤル単結
晶層９からなる素子形成領域を形成すれば、アイ
ソレーシヨン帯の巾Ｌは素子形成領域の深さＤと
は無関係になつて、巾Ｌはフオトプロセスによつ
SiO2膜５をパターンニングすることが可能な最
小限度の巾にすることができる。したがつて、例
えばアイソレーシヨンの巾を1μｍあるいはそれ
以下にすることも可能であり、アイソレーシヨン
面積を極めて小さくして、ICの集積度を向上さ
せることができる。又、本発明の形成方法は従来
のpn接合分離法と比べて、ｎ型埋没拡散層８の
ためのフオトプロセスによるパターンニングを必
要としないから、それだけ工程が簡略化される利
点もある。
以上の実施例による説明から判るように、本発
明はICが高集積化される製造方法で、特にバイ
ポーラ形高耐圧素子を含むICに有効であり、IC
の高速化、周波数特性など特性改善に著しく寄与
するものである。なお、上記実施列にあつてはｐ
型シリコン基板とする場合で説明したが、ｎ型シ
リコン基板とする場合も同様に適用できることは
言うまでもない。
明はICが高集積化される製造方法で、特にバイ
ポーラ形高耐圧素子を含むICに有効であり、IC
の高速化、周波数特性など特性改善に著しく寄与
するものである。なお、上記実施列にあつてはｐ
型シリコン基板とする場合で説明したが、ｎ型シ
リコン基板とする場合も同様に適用できることは
言うまでもない。
第１図は従来のアイソレーシヨン帯領域を形成
した断面図、第２図ないし第８図は本発明の製造
工程順断面図である。図中、１はｐ型シリコン基
板、２，９はｎ型エピタキシヤル層、３はアイソ
レーシヨン帯領域、４，８はn+型埋没拡散層、
５はSiO2膜、６はSi3N4膜、７はスピンオングラ
ス（液体ガラス）、１０は多結晶シリコン層を示
している。
した断面図、第２図ないし第８図は本発明の製造
工程順断面図である。図中、１はｐ型シリコン基
板、２，９はｎ型エピタキシヤル層、３はアイソ
レーシヨン帯領域、４，８はn+型埋没拡散層、
５はSiO2膜、６はSi3N4膜、７はスピンオングラ
ス（液体ガラス）、１０は多結晶シリコン層を示
している。
Claims (1)
- １ 一導電型シリコン基板上に保護膜を形成し、
該保護膜をパターンニングして、素子形成領域を
窓あけする工程、次いで異方性エツチングによつ
て窓あけした露出部のシリコン基板をエツチング
して凹部を形成する工程、次いで反対導電型不純
物を含有する液状のガラス層を、該凹部の底面に
は厚く、それ以外の領域には薄く塗布する工程、
次いで熱処理を施して該ガラス層を硬化する工
程、次いでエツチングを施し、該薄く形成された
ガラス層を除去して該凹部の底面にガラス層を残
す工程、次いで高温熱処理を施し、該ガラス層中
の反対導電型不純物を拡散して埋没拡散層を形成
する工程、次いで、該ガラス層を除去した後、そ
の上面に反対導電型のエピタキシヤル層を積層成
長せしめて、該エピタキシヤル層を素子形成領域
とする工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047447A JPS57162456A (en) | 1981-03-31 | 1981-03-31 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047447A JPS57162456A (en) | 1981-03-31 | 1981-03-31 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162456A JPS57162456A (en) | 1982-10-06 |
| JPH0328070B2 true JPH0328070B2 (ja) | 1991-04-17 |
Family
ID=12775393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047447A Granted JPS57162456A (en) | 1981-03-31 | 1981-03-31 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162456A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227037B2 (ja) * | 1973-09-20 | 1977-07-18 | ||
| JPS51134082A (en) * | 1975-05-15 | 1976-11-20 | Iwatsu Electric Co Ltd | Method to manufacture the semiconductor unit |
| JPS5295985A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Manufacture of semiconductor unit |
| JPS55154746A (en) * | 1979-05-22 | 1980-12-02 | Semiconductor Res Found | Manufacture of semiconductor integrated circuit device |
-
1981
- 1981-03-31 JP JP56047447A patent/JPS57162456A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162456A (en) | 1982-10-06 |
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