JPS5983418A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はキャパシタアレイを用いた逐次比較形Ａ／Ｄ変
換器に関する。

較形Ａ／Ｄ変換器を高精度化する主な方法は、抵抗をト
リミングして素子精度を高める方法であった。しかしト
リミングは生産性の点からコスト高となる欠点があり、
また温度変動や経時変化に対（１０） する素子精度はトリミングでは本来解決できないもので
ある。一方、キャパシタアレイを用いた逐次比較形Ａ／
Ｄ変換器にはトリミング技術の適用が困難であるのでキ
ャパシタの容量誤差に基づくＡ／Ｄ変換誤差を除くこと
が困難な状況であった。

〔発明の目的〕

本発明の目的はキャパシタの比精度を回路的に補正し、
もってＡ／Ｄ変換誤差の小さな、キャパシタ・アレイを
用いた逐次比較型Ａ／Ｄ変換器を提供することにある。

〔発明の概要〕

上記の目的を達成するために本発明では、キャパシタ・
アレイを用いた電荷再分配方式の逐次比較形Ａ／Ｄ変換
器において、このキャパシタ・アレイに接続した補正用
キャパシタと各キャパシタの容量誤差と、各キャパシタ
に印加されている電圧に応じて変わる補正電圧をこの補
正用キャパシタの他端に印加する手段を設けた。

〔発明の実施例〕

以下、本発明を実施例を用いて詳細に説明する。

（１１） 第１図は自己較正方式により高精度化を図る本発明の逐
次比較形Ａ／Ｄ変換器の回路構成を示す図である。２進
の重みをもつＭ個のキャパシタからなるキャパシタ・ア
レイ１０．コンパレータ１１、逐次比較レジスタ１２　
（ＳＡＲ）、第１図の回路内の各スイッチの制御および
回路全体のシーケンス制御を司さどる制御回路３１と、
較正用キャパシタＣｐ、補正電圧供給回路１４および演
算記憶回路１５から々る。回路１４は電圧ＶＲと０■と
の間の２Ｎ個の分圧電圧を発生する抵抗ストリング２１
とスイッチ回路網２４から々す、制御人力３３の分圧値
に対応して、２Ｎ個の分圧電圧のうち１つを選択して出
力し、ＣＰの下端へ供給する。回路１５はたとえばマイ
クロコンピュータあるいはそれを簡単化した回路によシ
構成される。回路１５は、キャパシタの誤差の補正デー
タを求めるシーケンスおよびこの補正データを用いてＡ
／Ｄ変換するシーケンスにおいてそれぞれ適当な分圧比
データを出力するようにプログラムされている。

（１２） キャパシタ・アレイ１０の各キャパシタＣ１はただし ＣＭ＝　ＣＭ−ｔ　＋ＣＭ４　＋ｍｍ　十Ｃ１十ＣＯ＋
ＣＯ’　川（３）が成立つように重み付けされ、変換の
基本は次式％式％ ） （４） （５） ここに、ｖＩｆｆｉは入力電圧、ｄＭ−ｈｄ、、　、、
、、ｄ。

はデジタル変換値の各ビットである。最上位ビットすな
わちＭＳＢはｄＭ−１％最下位ビットすなわちＬＳＢは
ｄｏである。ところがＣ１を実際のＩＣプロセスで製造
すると、バラツキが生じるた（１３） め（１）、　（２）式は厳密には成り立たない。すなわ
ち理想値Ｃ−，ｏ　（＝（’）Ｍ−ＣＭ）に対し、次式
の誤差ΔＣ０が生じる。

これにより、（４）、（５）式の基本式は、ＣＭＶ＋ｍ
　＝（ｄＭ−ＩＣＭ−１，０＋ｄＭ−２ＣＭ−２ＩＯ＋
−…＋ｄｏｃｏ、　ｏ　）ＶＲ＋（ｄＭ−１ΔＣＭ−１
＋ｄＭ−２ΔＣＭ−２＋・・・・・・十ｄｏΔＣ０）Ｖ
Ｒ・・・・・・・・・・・・（８） ・・・・・・・・・・・・（９） となり、右辺の下線部で示される誤差がＡ／Ｄ変換にと
もなって発生する。この誤差はＡ／Ｄ変換器とくにＩＣ
テクノロジによる逐次比較形Ａ／Ｄ変換器の精度に限界
を与え、高精度化の大きな障害となっていた。

本発明の変換器は上記の誤差を消去するため、（１４） 新たにＣｐ、回路１４，１５．３１からなる自己較正用
の回路を設け、高精度化を達成する。本変換器では（１
）あらかじめ第１図の回路１５でキャパシタ・アレイ１
０の各キャパシタＣ，Ｉｌの容量誤差ΔＣ，を求め、さ
らに、この誤差を補正するためにキャパシタＣｐに印加
すべき補正電圧を発生するだめの補正データを求めて、
記憶しておき、（２）Ａ／Ｄ変換に際してはこの補正デ
ータに基づき補正電圧を回路１４で発生し、ＣＰに印加
することにより容量誤差ΔＣ，，を補償しながら逐次比
較動作を実行する。

（１）キャパシタ誤差ΔＣ，，，の算出シーケンスまず
ΔＣゆを求めるため、ｃｍに対し、これと相補的なキャ
パシタＣ，，を次式で定義する。

すなわち、容量ＣゆはキャパシタＣ１よシー桁下位のキ
ャパシタＣ，１，ｌ下位側のすべてのキャパシタの容量
の和に等しい。（したがって、以下では、これらのキャ
パシタをまとめてキャバシ（１５） り群Ｃゆと呼ぶことがある。）したがってＣ１とで；は
理想的には等しい容量値をもつ。また、容量誤差があっ
ても ＣＭ　＝　Ｃ１１−１＋０Ｍ−１・・・・・・・・・・
・・（１２）である。

第１図のＡ／Ｄ変換器において、制御回路３１のスイッ
チ制御出力３４によりスイッチ１６をオンさせ、反転増
幅器１８（あるいはインバータ）の入出力を短絡すると
、キャパシタ・アレイ１０の上端１７は一定電圧ＶＴに
バイアスされる。同時にスイッチ１９でＶＲを選択した
後キャパシタＣ，の下端を基準電圧ＶＲに接続し、キャ
パシタ群Ｃヨ　（すなわちキャパシタＣ，，、−１から
ＣｏおよびＣｏ’）の各下端はすべてＯｖに接続する。

またＣＰの下端は一定の初期電圧、λＰＶＲ％例えば２
−ｖＲを与えておく。このため回路１５の出力３５をス
イッチ３０で選択して電圧供給回路２４の入力３３に接
続し回路１５から分圧ルミを出力する。またＣ、よシ上
位のキャパシタＣｍ＋ｔ　ＩＣ，Ｂ＋２　＋・・・・・
・ＣＭ−１の下端は一定電圧、例えばＯｖに固定（１６
） しておく。つぎにスイッチ１６をオフし、Ｃｌ１ｌの下
端をＯｖへ、Ｃｍの各下端をＶＲへ接続する。

このときの反転増幅器１８の出力ＷをＳＡｌ’Ｌ１２の
最上位ピット位置に書込む。回路１５はこの出力Ｗに応
答して、電圧供給回路１４に適当な分圧比を線３５に出
力してＣｐの端子電圧を変える。

すなわち、このときの反転増幅器１８の入力電圧Ｖアが
Ｖテよシ低くなれば、コンパレータ１１の出力ＷはＨｉ
ｇｈ　レベルになる。すなわち′１”で出力する。一方
反転増幅器１８の出力レベルがＬＯＷレベルになれば、
出力Ｗは“０＃で、ＣＰの回路１５は分圧比２−−１を
出力する。この結果得４ られる反転増幅器１８の出力Ｗを５ＡＲ１２の第２ビツ
トに格納し、回路１５がこの出力Ｗの′１”。

′０＃を判定し、ＣＰの下端電圧λｖＲをＷが１１ なら＋ｓ　Ｖ　ｎ　−ＷがＯなら−ｓ　Ｖ　ｎだけ変化
させ１す るために出力する分圧比を十−又は−ｉだけ変化（１７
） させる。以下この動作を繰り返していくと、Ｎビットの
デジタル値がＳＡＲ，１２に得られる。（このため５Ａ
Ｒ１２はＮビットより大きなビット数を有する。）この
値はＣｐの下端の最終電圧λ、■罠と初期電圧λＰＶＲ
の差Δλ・Ｖｉのデジタル表示値であり、回路１５に取
シ込まれる。

またＣｐの下端がλｍ−Ｖｍになったとき、キャパシタ
・アレイ１０の上端１７の電圧Ｖア、すなわち反転増幅
器１８の入力電圧は最初のバイアス値Ｖ！に最も近くな
る。したがって近似的にＶＴ≧Ｖアとすると、次式が成
立つ。

Ｃ−Ｖａ＋Ｃｐ２　ＰＶＲ＝乙■翼＋Ｏｐλ謬Ｒ・・・
・・・（１３）、’、Ｃ−ＶＲ＝で：ｖｎ十ＣｐΔλ、
、ＶＲ・”””・（１４）ただし Δλ、＝λ３−λＰ　　　・・・・・・・・・・・・・
・・・・・・・・（１５）以上のΔλ、を決定する操作
をすべてのＣ１（”＝Ｏ＊　１　）　２　＋　・”Ｍ　
　１　）にツイテ実行し、その都度得られた５ＡＲ１２
内のデータを補正データ演算記憶回路１５に入力し、す
べてのキャパシタＣ，について、Δλ１を決定した後次
式で表わさく１８） れる演算によって各キャパシタＣ，，ｌの誤差ΔＣ１を
回路１５で求める。

ΔＣｏ’＝Ｃｏ’　　Ｃｏ、ｏ＝ΔＣｏ−Δλ１）　Ｃ
ｐ・・・・・・・・・・・・（１６） さらに回路１５ではこれらの誤差Δｃｍに基づき次式に
より補正データΔλＣ８を求める。

（１９） したがって、以上から明らかガように、キャパシタＣ１
に定電圧ＶＲで充電した電荷Ｃ，ＶＲが、Ｃｔｍ−ＩＨ
Ｃｍ−２１”・Ｃｏ　Ｉ　Ｃｏ’の各キャパシタへの再
分配電荷Ｃ＋、−Ｉ　Ｖｆｌ、　Ｃ，２ＶＲ，、・・Ｃ
ｏ　Ｖｎ、　Ｃｏ’Ｖｕ　　とキャパシタＣｐへの再分
配電荷ＣｐΔλｍＶｇの和に等しくなるように、またキ
ャパシタＣｏに定電圧ＶＲで充電した電荷Ｃ０ＶＲはキ
ャパシタＣｏ′への再分配電荷Ｃ８’ＶＲとキャパシタ
Ｃｐへの再分配電荷ＣｐΔλ（Ｉ　Ｖ　Ｒの和に等しく
なるように、前記コンパレータ１１の出力に応じて、キ
ャパシタＣＰの他端に接続した補正電圧Δλ。ＶＲ（ｍ
＝０．１゜２　、・・・Ｍ−１）を求め、これらの補正
電圧ΔλゆＶＲによって、各キャパシタＣｆｆｉ　（ｍ
＝０．１．２．　・Ｍ−１）の容量誤差ΔＣ１を求め、
この誤差を補正するのにキャパシタＣｐから与えるべき
補正電荷ＣＰΔλＣ，ＶＲを表わすデータとしてデータ
Δλｃ、ａを求めたことになる。

各係数ΔλＣユはキャパシタＣｆｆ１の誤差の補正デー
タとして演算記憶回路１５に保持しておき、実際のＡ／
Ｄ変換シーケンスで変換特性の戟正に用（２０） いる。

（２）　　Ａ／Ｄ変換シーケンス 次に、第２図を参照してＡ／Ｄ変換シーケンスを説明す
る。

１ず期間Ｔ１１Ｇ　　ではスイッチ制御出力３４によシ
スイッチ１６をオンし、反転増幅器１８の人出力を短絡
する。これによりキャパシタ・アレイ１０の上端１７は
ＶＴにバイアスされる。このときキャパシタ・プレイ１
０の各キャパシタの下端はすべて入力電圧Ｖ＋＋＋に接
続する。すなわちスイッチ１９はｖＩ、、を選択し、各
スインｆ　５Ｍ−１，５Ｍ−２１・・・Ｓｏ、Ｓｏ’は
電圧端２０を選択する。また回路１５の出力３６をスイ
ッチ３０で選択し、これを補正電圧供給回路１４の制御
人力３３に入力し適当々初期電圧λＰｖＲ１例えば’　
Ｖ　Ｒを較正用キャパシタＣｐの下端に供給しておくた
めに、回路１５は線３６に分圧比λｐ（＝−！−）を出
力する。

このとき、キャパシタ・アレイ１０と較正用キャパシタ
Ｃｐの共通端１７に蓄積される電荷ＱＩ。

は （２１） Ｑｌ、＝ｃＭ（ＶＴ−Ｖｌ−）　＋ＣＰ（ＶＴ−λＰＶ
Ｒ）　　”・（１７）で表わされる。

つぎに期間Ｔｏでスイッチ１６をオフし、反転増幅器１
８の入出力を切離し、以下の手順によりデジタル出力の
各ビットを最上位ビット（ＭＳＢ）から反転増幅器１８
から逐次出力させていき、その都度反転増幅器１８の出
力ＷをＳＡＲ，１２に最上位ビット位置から順次格納し
ていき最後に最下位ピッ）（ＬＳＢ）が格納された時点
で全デジタル変換値が５ＡＲ１２に得られる。この間、
制御回路３１は新たＫ　Ｓ　Ａ　Ｒ１，２に１ビツトが
格納されるごとにそのビットが０か１に依存してスイッ
チの制御を行ない、演算記憶回路１５はこのビットに依
存してＣｐに出力されるべき電圧を指定する分圧比を算
出して回路１４に送出する。

まず期間Ｔｌでスイッチ１９を反転して、電圧端２０を
Ｖｉに接続した後、最上位ピッ）（ＭＳＢ）を決定する
ため最上位キャパシタＣｗ　＋　１の下端はＶＲへ、下
位の各キャパシタＣＭ−２＋　ＣＭ−ｓ　＋　”・Ｃｏ
。

ＣＯ２の下端はすべてＯｖへ接続する。また較正用（２
２） キャパシタＣｐの下端はλｐＶｎから−ΔλｃＭ−１■
Ｒだけ変化させ、 λｐＶｎ−ΔλＣＭ−１Ｖ　ｎ　　　　　・・・・・・
・・・・・・・・・（１８）に設定する。このために、
演算記憶回路１５から、デジタル値（λＰ−ΔλＣＭ−
，）を出力端３６に出力し、スイッチ３０を介してスイ
ッチ回路網２４の制御人力３３に入力する。これによシ
抵抗ストリング２１の分圧電圧（λＰ−ΔλＣＭ−，）
　Ｖ　Ｒが選択され、較正用キャパシタＣｐの下端に供
給される。この結果、キャパシタ・アレイ１０の上端１
７には次式の電圧Ｖ工が発生する。

Ｑｌ−＝ＣＭ−１（Ｖ−−ＶＲ）　十〇Ｍ−１（Ｖ−０
）＋Ｃｐ（Ｖ、−λＰＶＲ＋Δλ”Ｍ−Ｉ　Ｖ　Ｒ）　
　　・・べ１９）（１７）　、　（１９）式より ・・・・・・・・・・・・（２１） 上式で（ＶアーＶＴ）は上端１７の電圧変化分であ（２
３） す、Ｖ、ＶＴ　が正のとき、コンパレータ１１の出力Ｗ
はＬＯＷレベルに変化して１０”を出力し、Ｖ、−Ｖｒ
が負のとき、出力Ｗは）（ｉｇｈレベルに変化し１１”
を出力する。Ｖｘ　　Ｖｒの正負をコンパレータ１１で
検出することｌｄ、Ｖ＋−とを比較することであるから
、キャパシタＣＭ−１に含まれている誤差ΔＣＭ−１は
除かれ、正確な電圧−■肌と入力電圧の比較が行なわれ
ることになる。

さて（＋）Ｖ、−ＶＴ＞０のとき であるから、出力ｗ＝ｏはＭＳ　Ｂ　（’Ｍ−１）が′
０”であることに対応している。出力Ｗは逐次比較レジ
スタ（ＳＡＲ）　１２　の最上位ビットに格納される。

このあとの期間Ｔ３ではとの最上位ビットに応答して制
御回路３１の制御によりＣｙ、４の下端はＯＶにして、
次の第２ビツトの変換に（ＩＩ）　ｖ、　−ｖ　、ｒ＜
０のとき （２４） であるから、出力Ｗ＝１はＭＳ　Ｂ　（ｄＭ−ｔ　）が
′″１＃であることに対応している。出力Ｗは逐次比較
レジスタ（ＳＡＲ）１２　　の最上位ビットを′１″と
する。このあとは制御回路３１はＣＭ−１の下端電圧は
そのままとし、次の第２ビツトの変換に移る。

期間Ｔ２では第２ビツトの決定のためにまずキャパシタ
Ｃｗ４の下端をＶｍに接続し、ＣＰの下端電圧を λｐＶｎ　　ｄＭ４Δλｃｙｌ　Ｖ　Ｒ−７２０Ｍ−２
ｖＩＩ・・・川（２４）に設定する。このため、補正デ
ータ演算記憶回路１５は分圧値（λＰ　　ａＭ−１Δλ
ｅＶ−１−ΔλｃＭ−，）を線３６に出力する。このた
め、回路１５は５ＡＲ１２に格納された最上位ピッ）ｄ
Ｍ、１とあらかじめ記憶した３２０Ｍ−２を利用する。

Ｃｗ４とＣｐ以外のキャパシタの下端は前の状態のまま
とする。すなわちＣｗ−１ＣＤ下端電圧はｄＭ−ｔ　Ｖ
ｍ　（ｄＭ−ｔ　カ″′１”ならＶｌｌ、　　ｔ　Ｏｎ
なら０■へ接続されている。）、ＣＭ−３、ＣＭ−４、
・”　Ｃｏ　＋　Ｃｏ’の下端電圧はすべて０■である
。

このときキャパシタ・アレイ１０の上端１７の（２５） 電圧変化は、 ・・・・・・・・・・・・（２５） で表わされ、ＣＭ−２に含まれる誤差ΔＣＭ−２は除か
れている。

（１）Ｖ−−ＶＴ）Ｏ（７）とき、コンパＬ／　−夕１
１（７）出力ｗＦｉ＠ｏ”を出力し、ｄ　、−、は６０
”でであることがわかる。

（ｌＤｖ、−ｖＴ≦０のとき、コンパＬ／−夕１１は′
１”を出力し、ｄ　ｘ−２は１”で、であることがわか
る。得られたｄＭ−、の値は出力ＷＫより逐次比較レジ
スタ（ＳＡＲ）の第２ビツトに格納される。このあとで
ＣＭ　−２の下端はＬＭ−２Ｖａ（２６） へ接続し、ＣＰの下端は、 λＰＶＲ−ｄＭ−１ΔλｃＭ−１Ｖ　ｎ−ｄ　Ｍ−２Δ
λＣＭ、　ＶＲ・”　（２８）へ接続する。（２８）式
の電圧は、演算記憶回路１５から、デジタル値 λＰ　　ａＭ−，３２０Ｍ−１ｄ　Ｍ−２ΔλｃＭ−２
を出力し、これを補正電圧供給回路１４の制御入力端３
３へ入力することにより、ＣＰの下端へ供給することが
できる。次の第３ビツトの変換に移る。

以下同様にして期間Ｔｙ−１まで逐次比較動作を進め％
　ａ、−３１ｄＭ−２、ｄＭ−１１’・・ｄ、、ｄＯを
出力し＼これらを逐次比較レジスタ（ＳＡＲ）１２　に
格納していく。したがって、５ＡＲ１２は少なくともＭ
ピットを有する。

最下位ピッ）　（ＬＳＢ）の変換においては、次式の（
ＶニーＶｔ）の正負がコンパレータ１１で判定される。

・・・・・・（２９） （２７） この結果ＩＶ、−ＶＴ）＞Ｏなら、Ｗ　＝　ｄ　ｏ　＝
”０”で ・・・・・・・・・・・・（３０） （Ｖ、−Ｖｔ）くＯなら、ｗ　＝ａ、　−ＩＩ　１　ｊ
Ｐで・・・・・・・・・・・・（３１） である。これによりＶ＋＋＋のデジタル変換値（ｄＭ−
ｒｒｄＭ−２＋””　１　＋　’ｏ　）が８ＡＲ１２に
得られ、・・・・・・・・・・・・（３２） が成立つ。εは変換誤差であるが比較動作が正しく行な
われるならば、量子化誤差（±−ｚＬｓＢ）のみとなる
。

以上述べたように、第１図の逐次比較形Ａ／Ｄ変換器で
はキャパシタ・アレイ１０の各キャパシタＣ１に含まれ
ている誤差ΔＣｏを補正し、理想（２８） 的々Ａ／Ｄ変換を行なうことができる。ＩＣプロセスで
は従来１０ピツト以下に抑えられていた変換精度を本変
換器により１２ビツト〜１６ビツトに向上させることが
できる。また３０ｍの補正データΔλＣ，はＡ／Ｄ変換
の前後に随時求めることができるので、周囲条件や環境
が変化しても自己較正によシ変換特性を保持することが
できる。

第３図は自己較正機能によシ高精度化を図った本発明の
逐次比較形Ａ／Ｄ変換器の第２の回路構成例を示す図で
ある。第１図と同様に２″加重のキャパシタ・アレイ１
０、コンパレータ１１、逐次比較レジスタ（ＳＡＲ）　
１２　、制御回路３１、補正電圧供給回路１４、演算記
憶回路１５とで構成され、そのＡ／Ｄ変換動作も第１図
の場合とほぼ同様に行なわれる。補正電圧供給回路１４
は第１図と同様抵抗ストリング２１とスイッチ回路網２
４から々るが、抵抗ストリング２１は−ＶＲと＋ＶＲに
その両端を接続されている点が第１図と異なる。スイッ
チ回路網２４は−１から＋１の範囲内の分圧比データλ
を入力されたときλＶＲの（２９） 電圧を出力するようになっている。しかしキャパシタ・
アレイ１０の各キャパシタＣ１（ｍ＝０，１゜・・・Ｍ
−１）の補正は第１図の補正用キャパシタＣｐの代りに
キャパシタＣｏ′を用いて実行する。すなわち各キャパ
シタｃ　ｒｍ　（ｍ−ＯＴ　Ｉ　＋・・・Ｍ−１）に含
まれる容量誤差ΔＣｆｆ１に基づく誤差電荷ΔＣ□ＶＲ
はＣＯ２の下端の電圧変化ΔμｍＶＲによＦ）、Ｃｏ’
で補償する。こうすることによシΔＣ，，によるＡ／Ｄ
変換誤差を除去する。

以下、さらに詳細に説明する。

（１）第３図の変換回路では次の手順でΔＣ１を求める
。

スイッチ１６をオンさせ、反転増幅器１８の入出力を短
絡する。これによりキャパシタ・アレイ１０の上端１７
は一定電圧ＶＴにバイアスされる。

同時にスイッチ１９でＶＲを選択した後、キャパシタＣ
，の下端をＶＢに、キャパシタＣｏ′以外キャパシタ群
Ｃ１の各下端をすべてＯｖに接続させる。キャパシタＣ
ｏ′の下端の電圧μＶＲはスイッチ８６’により補正電
圧供給回路１４に接続され、（３０） これにより−ＶＲを与える。このため補正電圧供給回路
１４には回路１５から分圧比データがスイッチ３０、線
３５を介して制御入力端３３に与えられるようになって
いる。したがって−ＶＲを与える場合は、それに対応し
た分圧比−１を入力端３３へ与えてやればよい。またキ
ャパシタＣ１より上位のキャパシタＣ□１．Ｃ□２・・
・ＣＭ−１の下端は一定電圧、例えばＯｖに固定してお
く。

つぎにスイッチ１６をオフし、キャパシタＣｌｌ１の下
端をＯｖへ、キャパシタ群Ｃヨの各下端をすべてＶＲへ
接続する。ただしキャパシタＣｏ′の下端はスイッチＳ
♂により、補正電圧供給回路１４からＯｖを供給する。

ＯＶの供給は同様に回路１５から制御する。キャパシタ
Ｃゆよシ上位のキャパシタＣ□Ｉ＋０□２．・・・ＣＭ
−１の下端電圧は変化させず、前の値を保っておく。こ
のあと、反転増幅器１８の出力Ｗの値に応じて回路１５
は順次適当な分圧比データを出力する。この途中で出力
される出力ＷはＳ　Ａｌ（１２の最上位ビット位置から
順に５ＡＲ１２にセットされるのは第１図の場合（３１
） と同じである。すなわち、反転増幅器１８０入力電圧Ｖ
アがＶＴよシ高く々ればすなわち出力Ｗが０であればキ
ャパシタＣｏ′の下端電圧μＶＲをＯＶより”　Ｖ　ｎ
だけ上げ、逆に入力電圧■アがＶｔより低く、出力Ｗが
１であれば、キャパシタＣｏ′の下端電圧μＶＲ”ＶＲ
だけを下げる。この結果再び反転増幅器１８の出力Ｗを
判定し、０であれμＶＲをさらに”　Ｖ　ａだけ下げる
。以下この動作を繰り返していくと第１図の場合と同様
にＮピットのデジタル値が５ＡＲ１２に得られ、この値
はμＶｉ＋の変化分の最終値ΔμｍＶＲのデジタル表示
値となる。またμＶＲが最終値になったとき、キャパシ
タ・アレイ１０の上端１７の電圧、すなわち反転増幅器
１８の入力電圧■アは最初のバイアス値ＶＴＫ最も近く
なり、■Ｔ≧Ｖ、とすることができる。したがって（３
３）式、　　（３４）式が近似的に成立つ。

Ｃ，ＶＩｌ＝Ｃ，ＶＲ＋ＣＯ’Δμ１ｌｖＲ・・・・・
・・・・（３３）、’、　Ｃ，＝　Ｃ−十Ｃｏ’Δμ、
　　　　・・・・・・・・・・・・（３４）（３２） これをすべてのＣｍ　（ｍ＝０．１．２．　・・・Ｍ　
１　）について実行し、得られた各Δμｍを補正データ
演算記憶回路１５に入力し、（３５３式の演算によって
各キャパシタの誤差ΔＣ１を求め、それらよシさらに係
数ΔμＣ，を釆（３６）式より求める。

・・・・・・・・・・・・（３５） 各係数ΔμＣ，が補正データとして演算記憶回路１５に
保持され、実際のＡ／Ｄ変換シーケンスで変換特性の較
正に用いられる。

したがって、各キャパシタＣ＠　（ｍ＝１．２．　由Ｍ
−１）に定電圧Ｖｍで充電した電荷Ｃ，’Ｖｔが、各キ
ャパシタＣａ−Ｉ　ＨＣｍ−２１・・・Ｃ，、ｃ、への
再分配電（３３） 荷Ｃ−ＩＶＲ、Ｃｍ−ｚＶｉ　ｍ　ＣｏＶｌｌとキャパ
シタＣｏ′への再分配電荷ＣＧ’（ＶＲ＋Δμバー）の
和に等しくなるように、またキャパシタＣｏに定電圧Ｖ
Ｒで充電した電荷ＣｏＶＲはキャパシタＣｏ′への再分
配電荷Ｃｏ’（ＶＲ十Δμ０ＶＢ３に等しくなるように
、前記コンパレータの出力に応じて、キャパシタＣｏ′
の他端に接続した分圧電圧ΔμｍＶｍ（’＝０．１゜２
、・・・Ｍ−１）を求め、これらの分圧電圧ΔμｔｍＶ
　Ｒによって、各キャパシタＣ，（ｍ＝０．１，２．・
・・Ｍ−１）の誤差ΔＣ１を求め、この誤差を補正する
のにキャパシタＣｐから与えるべき補正電荷Ｃｏ′Δμ
ＣｍｖＲを表わすデータとしてデータΔλｃｆｆｌを求
めたことになる。

伐）補正データΔμｃｆｆｉを用いて、以下のシーケン
スで自己較正によるＡ／Ｄ変換を実行する。

まずスイッチ１６をオンし、反転増幅器１８の入出力を
短絡する。これによシキャパシタ・アレイ１０の上端１
７はＶＴにバイアスされる。同時に、キャパシタ・アレ
イ１０の各キャパシタの下端はすべて入力電圧ｖ１．が
接続されるように、ス（３４） イツチ１９　５Ｍ−１＋　５Ｍ−２，＝　８６．８０’
を選択する。

このとき、キャパシタ・アレイ１０の上端１７に蓄積さ
れる電荷Ｑ１．．は、 Ｑｌ、　＝ＣＭ（ＶＴ　−Ｖｌ−３・−−・・（３７）
で表わされる。

つぎにスイッチ１６をオフして、反転増幅器１８の入出
力を切離した後、以下の手順でデジタル出力の各ビット
を最上位ビット（ＭＳＢ）から逐次出力していく。

まずスイッチ１９を反転してＶＲを選択した後、ＭＳＢ
を決定するため、ＣＭ−１の下端はＶＲへ他のＣＭ−２
、ＣＭ−１＋・・・ｃｏの下端はすべてＯｖへ接続サセ
ル。ｊれには５Ｍ−１をＶＲ側へ、５Ｍ−２，５Ｍ−３
ｅ・・・ＳｏをＯｖ側へスイッチすればよい。Ｃｏ′の
下端電圧は一ΔμｃＭ−、ｖｎになるよう、スイッチＳ
ｏ′をμＶＲ側にスイッチし、補正電圧供給回路１４の
出力電圧を一Δμｃｙ−、Ｖｉに設定する。このために
、スイッチ３０は線３６側に切シかえられ、回路１５は
この線３６に、回路１４がこの電圧を発生するだめの分
圧比データーΔμＣＭ＋１を出力する。

（３５） Ｃｏの下端が−ΔμＣＭ−１Ｖｎ　　に設定された後キ
ャパシタ・アレイ１０の上端１７の電圧Ｖ□はとなる。

コンパレータ１１の出力Ｗは、ＶニーＶＴが正ならばＬ
ＯＷレベルに変化し１１０＃ｌ　７’、ｃ−出力し、Ｖ
よ−Ｖ　Ｔが負ならＨ４ｇｈ　　レベルに変化し、１”
を出力する。

Ｖ、−Ｖ〒の正負をコンパレータ１１で検出することは
、（３８）式からあきらかなように、ｖｔｎとり１１の
出力Ｗはパ１″″となシ、これによって８ＡＲ１２の最
上位ビットは′１″にセットされる。すなわちＭＯＢ　
（ｄＭ−１）はＳＡＲの最上位ピッ（３６） トに出力される。ｖｌ、が−！−ｖＲ以下ならば、同様
にしてＳＡＲの最上位ビットには０″が出力される。

ＭＳＢがａｔ　Ｉ　ｎならばＣＭ−１の下端電圧はその
ままＶＲに接続しパ０”ならばＣＭ−１の下端電圧はＯ
ｖにもどし、次の第２ビツトの変換に移る。

第２ビツト（ｄＭ−２）の変換は、キャパシタＣＭ−２
の下端をＶａに接続し、回路１５から分圧比−ｄ　Ｍ＋
ｌΔμＣＭ−１−Δμｃ　Ｍ−２を出力させて、Ｃｏ′
の下端電圧を−ｄ　Ｍ−ｔΔμＣＭ−Ｉ　Ｖ　ｎ−Δｐ
　ＣＭ−２Ｖ　Ｒに変化させた後、コンパレータ１１の
出力Ｗを判定することによって行なわれる。この結果も
１２がパ１”ならば、ＣＭ−２の下端はｖＲに接続した
ま丑、”０”ならばＣｋ１２　　の下端はＯｖに変化さ
せる。次の第３ビツトｄＭ−２の変換に移る。このとき
Ｃｏ′の下端電圧μＶＲは （ｄ　Ｍ−１（−ΔＡ　ＣＭ−１）＋　ｄ　Ｍ−＋１　
（−Δｔｉ　ｃＭ−２）−Δμｃ　Ｍ−３）ＶＲ・・・
・・・・・・（３９） に設定される。

以下、同様にして逐次各ビットｄｆｆｌを出力して（３
７） いき、ＬＳＢが最後に出力されて、Ａ／Ｄ変換が終了す
る。第２図の回路ではキャパシタ・アレイ１０の最下位
キャパシタＣｏ′を較正のために用いているので、較正
用キャパシタＣｐは不要である。

第４図はキャパシタ・アレイ１０と抵抗ストリング２１
を組合わせた逐次比較形Ａ／Ｄ変換器に本発明を実施し
た例である。

第１図のキャパシタ・アレイ１０を用いたＭピット逐次
比較形Ａ／Ｄ変換器のだめの回路１１゜１２．１５，２
４等のほかに、最下位のキャパシタＣｏ′の下端にＶＲ
の２Ｎ分圧電圧を供給するためのスイッチ回路網２４−
１回路が抵抗ストリング２１とスイッチＳｏ′の間に設
けられている。スイッチ回路網２４−１は回路１５から
線３７を介して与えられる分圧比データとＶＲとの積に
等しい電圧を出力するものである。

演算記憶回路１５は補正データを求めるときに必要な分
圧比を線３５に、Ａ／Ｄ変換結果として求めるべきデー
タの上位Ｍピットを求めるときに必要な分圧比をＮ３６
にそれぞれ出力するように（３８） プログラムされているとともに、上位Ｍビットにつづく
下位Ｎビットを求めるときに必要な分圧比を線３７に出
力するようにプログラムされている。

キャパシタ・アレイ１０の各キャパシタの誤差ΔＣ工に
対する補正データΔλｃ、、は第１図の回路と同様にし
て求めて演算記憶回路１５に格納する。

その後、キャパシタ・アレイ１０を用いた上位Ｍビット
の変換を第１図と同様に行なう。ただし、キャパシタＣ
ｏ′の下端電圧をＯボルトにするときには、スイッチＳ
ｏ′を補正電圧発生回路１４側に切シかえておき、回路
１５から線３７に分圧比Ｏを出力する。その後回路１５
から順次異なる分圧比を線３７に出力することによシ下
位Ｎビットの変換を行う。すなわち、キャパシタＣｏ′
の下端電圧を０■からまず’Ｖａに変化させ、コンパレ
−り１１の出力Ｗを判定する。下位変換においてはＣＭ
−１、ＣＭ−２、・・・ＣＯおよびＯｐの下端電圧は上
位Ｍビット変換終了時のままに固定しておく。すなわち
、Ｃ１の下端はｄ、Ｖｉ（ｄ−＝１まだはＯ）に、ＣＰ
の下端は、 （３９） λＰＶＲｄｙ４ΔλＣＭ−ＩＶＲｄａ−２Δλ（ｋ−２
ＶＲ−−９ｅ−”−ｄｏΔλ〜隻・・・・・・・・・・
・・　（４０） になっている。このため、スイッチ３０を線３６側に切
りかえられたままになっており、回路１５はＭビットの
変換終了後の分圧比を出力している。

下位Ｎビットの最上位ビット”　−１（Ｍ　Ｓ　Ｂ　肋
：１０”すなわち出力Ｗが１０″ならば、ＣＯ２の下端
電圧を０■にもどし、ｅＨ−１がＩｔ　１＃ならば”　
Ｖ　ｎのままとして、次の第２ビットｅＮ−２の変換に
移る。

第２ピツ）ｅＮ−２の変換時は、ＣＯ２の下端電圧をｅ
Ｎ−１”　Ｖ　ａ　＋”　Ｖ　１．に設定する。この結
果コンパ４ レータ１１の出力Ｗが°゛０”ならばｅＮ−２は、０”
、出力Ｗが１”ならばｅＮ−２は“′１″″で１ ある。この後Ｃｏ′の下端電圧を、ｅｕ４　　ＶＲ＋ｅ
Ｎ−２、ＶＢ２ にもどして第３ピッｔ’ＬＮ−ｓの変換に移行する。

以下同様にして下位Ｎビット変換が逝次行なわれていき
、最後に最下位ピッ）ｅｏが出力されて全Ｍ＋Ｎビット
のＡ／Ｄ変換が終了する。

下位Ｎビット変換においては、ｎビット目の比（４０） 較でコンパレータ１１は次式のＶ−ＶＴの正負を検出す
る。

・・・・・・・・・・・・・・・（４１）したがって、
ｖＩｆｉと次式のｖ６ を比較するととになるので、全Ｍ十Ｎビット変換のうち
最上位から数えて第Ｍ＋ｎビット目の逐次比較が行なわ
れている。ただしく０）式はＣＯ２の誤差のため、厳密
には等しくなく、このために下位（４１） のＮビット変換に誤差が発生する。しかし抵抗ストリン
グ２１の分圧電圧は本質的に単調性があるので実用上の
効果は十分発揮できる高分解能Ｍ十Ｎピットの逐次比較
形Ａ／Ｄ変換器が実現可能と力る。

第５図はキャパシタ・アレイ１０と抵抗ストリング２１
を組合せた逐次比較形Ａ／Ｄ変換器において本発明を適
用し、第４図の実施例のＭ＋Ｎビット変換器の高精度化
をさらに図った実施例である。

回路構成は第４図の構成と同じく、キャパシタ・アレイ
１０、コンパレータ１１、逐次比較レジスタ（ＳＡＲ）
１２　、データ演算記憶回路１５、補正電圧供給回路１
４、制御回路３１から成るが、較正用キャパシタＣｐの
下端へは電圧フォロア囚２７の出力電圧、あるいは電圧
フォロア囚２７と電圧フォロア＠２８の両出力端に接続
された抵抗ストリング２９とスイッチ回路網２４−３に
よシこれらの両端電圧を２Ｎ個に分圧した電圧が供給さ
れるように構成されている。

（４２） 電圧フォロア（５）２７は抵抗ストリング２１に接続さ
れた２Ｎ分圧用のスイッチ回路網２４に接続されている
。このスイッチ回路網（Ａ）２４は第１図〜第４図のス
イッチ回路網２４と同じく演算記憶回路１５からスイッ
チ３０を介して与えられる分圧比データによシ制御され
る。

一方、電圧フォロア（Ｂ）２８は、抵抗ストリング２１
に接続された２Ｎ分圧用のスイッチ回路網２４−２に接
続されている。このスイッチ回路網２４−２の制御デー
タは演算記憶回路１５から線３８を介して与えられる。

キャパシタ・アレイ１０の各キャパシタＣｍの誤差ΔＣ
１に対する補正データΔλｃｍは第４図の回路と同じ操
作で求め、この結果を演算記憶回路１５へ格納し、その
後、上位Ｍビットを求める。

ただしこのときＣｐの下端電圧はスイッチ回路網２４の
出力が電圧フォロア（Ａ）２７を介して供給されるよう
に、スイッチＳｐを電圧フォロア（５）側にセットする
。

このときスイッチ回路網２４への分圧比は演算（４３） 記憶回路１５が線３５あるいは３６を介して供給するの
は第１図の場合と同じである。

つづいて下位Ｎビットの変換を以下のように行う。

上位Ｍビットの変換終了時の電圧フォロアＡの入力電圧
ＶＡは ＶＡ　＝λｐＶｎ−ｄＭ−１ΔλＣＭ−Ｉ　Ｖ　Ｂ−ｄ
Ｍ−２ΔλＣＭ−２ｖＲ’　”　　’　［１ΔλＣＯＶ
Ｒ・・・・・・・・・・・・（４４） となっている。これに対し電圧フォロアＢの入力電圧Ｖ
ｎは、 Ｖｉ＋＝Ｖ＾−Δλｃ　ｏ’　Ｖ　ｎ　　　　　　　・
・・・・・・・・（４５）となるように設定する。Δλ
ｃｏｌ　　は（１６勺式で演算され、あらかじめ求めて
補正データ演算記憶回路１５に格納されている。しだが
って（４５）式の電圧Ｖｓに対応した分圧比を演算記憶
回路１５が求めてＲ３８に出力すればよい。この分圧比
は回路１５がＭビットの変換終了時に線３６に出力して
いる分圧比よシΔλｃｏｌだけ小さい値である。こうし
て電圧フォロアＡ、Ｂの入力電圧を（４４）式。

（４５）式で表わされる電圧に設定し、かつスイッチ（
４４） Ｓｐを電圧フォロアＢ側に切りかえ、抵抗ストリング２
９の分圧電圧がスイッチ回路網２４−３からＣｐの下端
に供給されるようにする。この後下位Ｎビットのうちの
最上位ビットｅＮＪがまず次の手順で出力される。

演算記憶回路１５から線３７を介して分圧ルミを示す制
御データをスイッチ回路網２４−１゜２４−３に出力す
るととによりｃｏ’の下端の電圧をＭビット変換終了時
の電圧ＯＶから２　Ｖ　ａの電圧へ変化させ、ＣＰの下
端には の電圧を印加する。この結果得られるコンパレータ１１
の出力Ｗがｅ　Ｎ−１である。

この値ｅ　Ｎ−１がＳＡ、Ｒ１２の最上位ビット位置に
格納される。このｅＮ−！に応答して回路１５は線３７
を介して次の分圧比をスイッチ回路網２４−１．２４−
３に出力する。

（４５） この結果、ｅＮ−１が００１′のときはキャノくシタＣ
ｐ１７）下端電圧はＶＡ　十’　（ＶＢ　　ＶＡ）にナ
ル。

一方、ｅＮ−１が°゛１”のときはキャノ々シタンス３ Ｃｐ（Ｄ下端電圧はＶＡ　＋　　（ＶＢ　　ＶＡ　）＝
　ＶＡ　　、Δλｃ　ｏ’　ＶＲになる。このときのコ
ンパレータ１１の出力Ｗが第２ビットｅＮ−２を与え、
ＳＡＰ、１２の第２ビット位置にストアされる。

以下同様にして各ビットの変換が行なわれる。

第ｎビットｅ、の変換時には、回路１５は分圧比を線３
７に出力する。この結果Ｃｏ’の下端に・・・・・・・
・・（４７） の電圧が供給され、ＣＰの下端には （４６） の電圧が供給され、この結果キャパシタ・アレイ１０の
上端１７の電圧（Ｖｘ　ＶＴ）の正負がコンパレータ１
１によシ比較され、出力される。

（４７） すなわち、ｖＩｍと次式のｖ、Ｉの比較結果がコンパレ
ータ１１に出力される。

コンパレータ１１の出力Ｗが″０″ならば、（Ｖｌｌ　
　ＶＴ　）　＜：　０　、　ＶｔｍりＶ、　ｆ　ｅＮ−
ｎ＝″′０″となυ出力ＷがＩＩ　１＃ならば、 （Ｖ　ｘ　　Ｖり　）　Ｏ＋　Ｖｔｍ　、＞　Ｖａテｅ
Ｎ−ａ＝’″１”となる。

こうして各ビットが次々に出力され、最後に最下位ビッ
トｅ０が出力され、全Ｍ十ＮビットのＡ／Ｄ変換が終了
する。

（４８） 第５図の回路では電圧フォロアＡ、Ｂのオフセット電圧
があっても、出力電圧の変化分だけが補正電圧としてＣ
ｐの下端電圧に要求されるので、これらは相殺してオフ
セットの影響はなくすことができる。

第５図のＡ／Ｄ変換器ではＣＯ２に含まれる誤差がＣｐ
を介して消去され、下位Ｎビット変換の高精度化を図る
ことができる。抵抗ストリング２１゜２９がＮビットの
精度を満たすので、全Ｍ＋Ｎビットの直線性が本発明に
よって保証される。

また本発明のＡ／Ｄ変換器は補正データをディジタル値
で得ることができ、特殊な集積回路技術は必要としない
ため通常のＭＯＳ−ＩＣプロセスで全回路を容易にモノ
リシック化することができる。

以上述べた実施例においては、補正データの検出のため
の回路を内蔵させていたが、実際には、Ａ／Ｄ変換器の
製造後、別に設けた回路にょシ補正データを検出し、実
際の製品には、この補正データを記憶してＡ／Ｄ変換動
作のみを行なわせるようにすることもできることは明ら
かである。

（４９） 以上述べたように本発明によれば、回路的な自己較正機
能により、高精度の逐次比較形Ａ／Ｄ変換器を実現する
ことができる。また従来の集積回路技術で全回路を製造
することができ、特殊なプロセス技術や厳しい設計条件
は要求されない。生産性やコストの点で問題となるトリ
ミングも不要であるから、低価格のＡ／Ｄ変換器を提供
することができる。さらに、実施例で述べたごとく補正
データの検出を実際のＡ／Ｄ変換の前後に随時実行すれ
ば、用いられる環境や周囲条件の変化、素子の経年変化
に対応できる。このため安定性のよい高精度のＡ／Ｄ変
換特性が得られる。

【図面の簡単な説明】

第１図は本発明による逐次比較形Ａ／Ｄ変換器の回路図
、第２図は第１図の回路のタイミングチャートを示す図
、第３図〜第一４＝５図はそれぞれ本発明による逐次比
較形Ａ／Ｄ変換器の他の回路図である。 １０・・・２８加重のキャパシタ・アレイ、１１・・・
コンパレータ、１２・・・逐次比較レジスタ（ＳＡ１’
Ｌ）、（５０） １３・・・自己較正回路、１４・・・補正電圧供給回路
、１５・・・演算記憶回路、１６・・・スイッチ、１７
・・・キャパシタ・アレイの上端、１８・・・反転増幅
器、インバータ、１９・・・スイッチ、２０・・・電圧
供給線、２１・・・抵抗ストＩＪング、２２．２３・・
・抵抗端子、２４．２４−１．２４−２・・・スイッチ
回路網、２５・・・出力端子、２６・・・制御入力端子
、２７゜２８・・・電圧フォロアＡ、Ｂ、２９・・・抵
抗ストリング、３０・・・スイッチ、３１・・・制御回
路、３５゜３６．３７・・・制御データ出力（分圧比）
、３３・・・制御入力、３４・・・スイッチコントロー
ル信号。 代理人　弁理士　薄田利幸 （５１）

Claims (1)

1. 【特許請求の範囲】 １、それぞれの一端が共通に接続された複数のキャパシ
   タと、該共通接続点の電圧に応答してデジタル信号を出
   力する手段と、該複数のキャパシタの各々の他端にアナ
   ログ電圧を印加した後、該出力手段から逐次出力される
   複数のデジタル信号が該アナログ電圧に対する複数のデ
   ジタルビットを表すように１該複数のキャパシタの各各
   の咳他端に複数の異なる電圧のいずれかを逐次切りかえ
   て入力する制御手段と、該共通接続点に一端が接続され
   た補正用キャパシタと、該複数のキャパシタの各々の容
   量誤差と該複数のキャパシタの各々の他端に入力されて
   いる電圧に依存して異なる補正電圧を該制御手段による
   切シ換え動作に同期して発生して該補正用キャパシタの
   他端に供給する手段とを有するＡ／Ｄ変換器。 ２、　該補正電圧供給手段は、該容量誤差を表わす補正
   データを記憶する手段と、該制御手段による切シ換え動
   作に同期して該複数のキャパシタの各々印加されている
   電圧と該補正データに基づき該補正電圧を発生する手段
   とからなる第１項のＡ／Ｄ変換回路。 ３、該複数の電圧は第１．第２の電圧からなシ、該補正
   データは該容量誤差と該補正用キャパシタの容量の比で
   あり、該補正電圧発生手段は、該制御手段による切り換
   えに同期して、該第１の電圧が印加されているキャパシ
   タに対する補正データの和に依存した分圧比を出力する
   手段と、該第１と第２の電圧差を該分圧比によシ分圧し
   て該補正電圧を出力する手段とからなる第２項のＡ／Ｄ
   変換回路。 ４、該複数のキャパシタは二進の重みをつけられたキャ
   パシタを有し、該出力手段は該共通接続点の電圧に応じ
   て２値信号を出力する手段であシ、該制御手段は該出力
   手段が該デジタルビットの最上位ビットに対する２値信
   号から順次、該デジタルビットの各ビットに対する２値
   信号を出力するように、該複数のキャパシタへ該第１．
   第２の電圧を逐次切りかえて供給するものである第３項
   のＡ／Ｄ変換器。 ５、該複数のキャパシタの一つと該補正用キャパシタは
   共通のキャパシタであシ、該制御手段は該共通のキャパ
   シタの他端を該アナログ信号に接続後膣補正電圧印加手
   段に接続する手段を有する第１項から第４項のいずれか
   のＡ／Ｄ変換器。 ６、該複数のキャパシタは二進の重みをつけられたＭ個
   のキャパシタと、該Ｍ個のキャパシタの内、最も小さな
   重みをつけられたキャパシタＣ。 と同じ重みを有する（Ｍ＋、１）番目のキャパシタＣｏ
   ′とを有し、該（Ｍ＋１）番目のキャパシタＣｏ′が該
   共通のキャパシタとして用いられる第５項のＡ／Ｄ変換
   器。 ７、該補正用キャパシタの該他端に異なる電圧のいずれ
   かを供給する第１の手段と、該出力手段から逐次出力さ
   れる複数のデジタル信号が任意の一つのキャパシタＣ１
   に対する該補正データを表わすように該複数のキャパシ
   タの該他端に該複数の異なる電圧のいずれかを逐次切り
   かえて入力するとともに、該第１の手段に、供給すべき
   電圧を指定する信号を送出する該出力手段の出力に接続
   された第２の手段と、該出力手段からのデジタル信号を
   該補正データ記憶手段に書込む手段とをさらに有する第
   ２項のＡ／Ｄ変換器。 ８、該複数のキャパシタは２進の重みをつけられたキャ
   パシタからなり、該複数の電圧ば第１゜第２の電圧から
   なり、該第１の手段は、分圧比に応じて該第１．第２の
   電圧の差を分圧した電圧を出力する手段であり、該第２
   の手段は、該一つのキャパシタＣ，より大きな重みを有
   する第１のキャパシタ群の他端に該第１又は第２のいず
   れかの電圧を印加し、該一つのキャパシタＣ１に該第１
   の電圧を印加し、該一つのキャノ（シタより小さ々重み
   を有する第２のキャノくシタ群の他端に第２の電圧を印
   加した第１の状態から、該一つのキャパシタおよび該第
   ２のキャノ々シタ群にそれぞれ該第２．第１の電圧を印
   加した第２の状態に切りかえ、該第２の状態において、
   該共通接続点の電圧が該第１の状態におけるそれに等し
   くなる方向に順次具なる値を該分圧比として出力する手
   段である第７項のＡ／Ｄ変換回路。 ９、該複数のキャパシタは２進の重みをつけられたＭ個
   のキャパシタと、その内最も小さな重みを有するキャパ
   シタｃｏ　と同じ重みを有する（Ｍ＋１）番目のキャパ
   シタＣｏ′とを有し、該第２の手段は、該キャパシタＣ
   ｏを該任意の一つのキャパシタとして選んだときには該
   （Ｍ＋１）番目のキャパシタＣｏ′を該キャパシタＣ’
   ｏに対する該第２のキャパシタ群として該第１、第２の
   状態を切りかえるものである第８項のＡ／Ｄ変換回路。 １０、該複数のキャパシタは２進の重みをもったＭ個の
   キャパシタと、その内最も小さ力重みを有するキャパシ
   タＣｏと同じ重みを有する（Ｍ＋１）番目のキャパシタ
   Ｃｏ′　　とを有し、該（Ｍ＋１）番目のキャパシタＣ
   ｏ′は該補正用キャパシタとして用いられ、該制御手段
   は、該（Ｍ＋１）番目のキャパシタの他端に該アナログ
   信号を入力した後膣補正電圧供給手段に接続するもので
   あシ、該複数の電圧は第１．第２の電圧からなり、該第
   １の手段は該第１の電圧と該第１の電圧の反対符号を有
   する第３の電圧との差を分圧比に応じて分圧した電圧を
   出力するものであり、該第２の手段は、該一つのキャパ
   シタＣｎより大きな重みを有する第１のキャパシタ群の
   他端に該第１又は第２のいずれかの電圧を印加し、該一
   つのキャパシタＣ１には該第１の電圧を印加し、該一つ
   のキャパシタよシ小さな重みを有する、該（Ｍ＋１）番
   目以外の第２のキャパシタ群には該第２の電圧を印加し
   、該（Ｒ４＋１）番目のキャパシタの他端には該第３の
   電圧を印加した第１の状態から、該一つのキャパシタの
   他端および該一つのキャパシタを除く第２のキャパシタ
   群にそれぞれ該第２．第１の電圧を印加した第２の状態
   に切シかえ、該第２の状態において、該共通接続点の電
   圧が該第１の状態におけるそれに等しくなる方向に順次
   異なる値を該分圧比として出力する手段である第７項の
   Ａ／Ｄ変換器。 １１、該複数のキャパシタは二値の重みをつけられたＭ
   個のキャパシタと、その内張も小さな重みをつけられた
   キャパシタＣＧ　と同じ重みをつけられた（Ｍ＋１）番
   目のキャパシタとを有し、該初数の電圧は第１．第２の
   電圧を有し、制御手段は該出力手段がＭ個のデジタルビ
   ットをその最上位ビットから逐次出力するように該複数
   のキャパシタと該第１．第２の電圧との接続を該出力手
   段の出力によシ逐次切シかえる手段であり、該補正電圧
   供給手段は、該第１．第２の電圧差を分圧比に応じて分
   圧して該補正用キャパシタの該他端に出力する手段と、
   該Ｍ個のキャパシタの容量誤差を記憶する手段と、該制
   御手段が該接続を逐次切りかえることによシ該出力手段
   から値１が出力された複数の桁位に対応するキャパシタ
   に対する容量誤差を該記憶手段から読出し、該読出され
   た容量誤差の和に依存した分圧比を該分圧電圧出力手段
   に供給するごとく該出力手段からの逐次出力に応答して
   異なる分圧比を該分圧手段に供給する手段とからなる第
   １項のＡ／Ｄ変換器。 １２、該制御手段は該第１．第２の電圧と該Ｍ個のキャ
   パシタを接続を該出力手段が該Ｍ個のデジタルビットを
   その最上位ビットか牧逐次出力するように該出力手段の
   出力に応じて逐次切りかえる手段と、該分圧手段の出力
   を該（Ｍ＋１’）番のキャパシタＣｏ′の該他端に接続
   する手段とを有し、もって該’（Ｍ　＋　１　）番目の
   キャパシタを該補正用キャパシタとして用いるようにし
   た第１１項のＡ／Ｄ変換器。 １３、該Ｍ個のキャパシタの任意の一つを選んでその他
   端を該第１の電圧に接続し、該一つのキャパシタより重
   みの小さなキャパシタと該１＋１）番目のキャパシタか
   らなるキャパシタ群の他端を該第２の電圧に接続した第
   １の状態から、該一つのキャパシタより重みの大きい第
   ２のキャパシタ群に印加する電圧はかえ々いで、該一つ
   のキャパシタに該第２の電圧に接続し、該第１のキャパ
   シタ群を該第１の電圧に接続した状態に切りかえる第１
   の手段と、該第２の接続状態における該共通接続点の電
   圧が該第１の接続状態におけるそれに等しくなるまで、
   該出力手段の出力に応じて逐次的に異なる分圧比を出力
   する第２の手段と、該第２の手段からの分圧比を逐次該
   分圧電圧出力手段に供給する第３の手段と、該出力手段
   から逐次出力される該出力を該容量誤差として該記憶手
   段に書込む手段とをさらに有する第１１項のＡ／Ｄ変換
   器。 １４、分圧比に応じて該第１．第２の電圧差を分圧する
   該キャパシタの他端に接続された第１の手段と、該出力
   手段が該アナログ信号に対する該Ｍビットより下位のＮ
   ビットをその上位ビット側から逐次出力するように、該
   Ｍビットのデジタル信号の出力後、該第１の手段に順次
   異なる分圧比を送出する第２の手段とを有する第１１項
   のＡ／Ｄ変換器。 （９） １５、分圧比に応じて該第１．第２の電圧を分圧する第
   ３の手段と、該第３の手段に該分圧電圧発生手段が該Ｍ
   ビットの出力終了時に出力している電圧よりも該（Ｍ＋
   １　）番目のキャパシタの容量誤差に依存した電圧だけ
   小さい電圧を出力するためめ分圧比を該第３の手段に入
   力する第４の手段と、該第２の手段から送出される分圧
   比に基づき該第３の手段と該分圧電圧出力手段の出力を
   分圧するだめの第５の手段とを有する第１４項のＡ／Ｄ
   変換器。