JPH04196919A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPH04196919A JPH04196919A JP2332076A JP33207690A JPH04196919A JP H04196919 A JPH04196919 A JP H04196919A JP 2332076 A JP2332076 A JP 2332076A JP 33207690 A JP33207690 A JP 33207690A JP H04196919 A JPH04196919 A JP H04196919A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- signal
- flop
- input
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子式自動制御であるＰ Ｌ Ｌ （Ｐｈａｓ
ｅＬｏｃｋｅｄ 、Ｌｏｏｐ）の構成要素の１つである
位相比較器に関するものである。
ｅＬｏｃｋｅｄ 、Ｌｏｏｐ）の構成要素の１つである
位相比較器に関するものである。
従来の技術
以下、従来の位相比較器の一例を図面に基づいて説明す
る。
る。
第３図は従来の位相比較器の回路図、第４図は第３図の
位相比較入出力波形を示すタイムチャートである。
位相比較入出力波形を示すタイムチャートである。
従来の位相比較器は、第３図に示すように、Ｄ入力とし
て常時ハイ（Ｈ）レベルの信号、クロック入力として基
準信号入力端子１より入力される基準信号、リセット入
力として、後述する第１のＮＯＲゲート５のリセット信
号を入力し、Ｑ出力信号を比較出力Ｐ端子７へ出力する
第１のＤフリップフロップ３と、Ｄ入力として常時ハイ
（Ｈ）レベルの信号、クロック入力としてＶＣＯ＄力入
力端子２より入力されるＶＣＯ出力信号、リセット入力
として、後述する第２のＮＯＲゲート６のリセット信号
を入力し、Ｑ出力信号を比較出力Ｎ端子８へ出力する第
２のＤフリップフロップ４と、■ＣＯ出力信号と第２の
Ｄフリップフロップ４のＱ出力信号を入力し、第１のＤ
フリップフロップ３ヘリセット信号を出力する第１のＮ
ＯＲゲート５と、基準信号と第１のＤフリップフロップ
３のＱ出力信号を入力し、第２のＤフリップフロップ４
ヘリセット信号を出力する第２のＮＯＲゲート６とから
構成されている。
て常時ハイ（Ｈ）レベルの信号、クロック入力として基
準信号入力端子１より入力される基準信号、リセット入
力として、後述する第１のＮＯＲゲート５のリセット信
号を入力し、Ｑ出力信号を比較出力Ｐ端子７へ出力する
第１のＤフリップフロップ３と、Ｄ入力として常時ハイ
（Ｈ）レベルの信号、クロック入力としてＶＣＯ＄力入
力端子２より入力されるＶＣＯ出力信号、リセット入力
として、後述する第２のＮＯＲゲート６のリセット信号
を入力し、Ｑ出力信号を比較出力Ｎ端子８へ出力する第
２のＤフリップフロップ４と、■ＣＯ出力信号と第２の
Ｄフリップフロップ４のＱ出力信号を入力し、第１のＤ
フリップフロップ３ヘリセット信号を出力する第１のＮ
ＯＲゲート５と、基準信号と第１のＤフリップフロップ
３のＱ出力信号を入力し、第２のＤフリップフロップ４
ヘリセット信号を出力する第２のＮＯＲゲート６とから
構成されている。
以上のように構成された位相比較器について以下その動
作を第４図のタイムチャートを参照しながら説明する。
作を第４図のタイムチャートを参照しながら説明する。
まず基準信号の立ち上がりエツジがｖＣＯ出力信号の立
ち上がりエツジより進んでいる場合、第１のＤフリップ
フロップ３のＱ出力信号は基準信号の立ち上がりエツジ
でハイ（Ｈ）レベルになる。
ち上がりエツジより進んでいる場合、第１のＤフリップ
フロップ３のＱ出力信号は基準信号の立ち上がりエツジ
でハイ（Ｈ）レベルになる。
そして次にｖＣＯ出力信号の立ち上がりエツジがくると
第１のＮＯＲゲート５を経てリセットがかかり、第１の
Ｄフリップフロップ３のＱ出力信号はロー（Ｌ）レベル
になる。このとき、第２のＤフリップフロップ４のＱ出
力信号は、第１のＤフリップフロップ３の（１力信号が
ハイ（Ｈ）レベルなので第２のＮＯＲゲート６を経てリ
セットかかかりロー（Ｌ）レベルを保つ。
第１のＮＯＲゲート５を経てリセットがかかり、第１の
Ｄフリップフロップ３のＱ出力信号はロー（Ｌ）レベル
になる。このとき、第２のＤフリップフロップ４のＱ出
力信号は、第１のＤフリップフロップ３の（１力信号が
ハイ（Ｈ）レベルなので第２のＮＯＲゲート６を経てリ
セットかかかりロー（Ｌ）レベルを保つ。
逆に基準信号の立ち上がりエツジか■ＣＯ出力信号の立
ち上がりエツジより遅れている場合は、第２のＤフリッ
プフロップ４のＱ出力信号はｖＣＯ出力信号の立ち上が
りエツジで／’％イ（Ｈ）レベルになり、次に基準信号
の立ち上かりエツジを検出すると第２のＮＯＲゲート６
を経てリセットがかかり、第２のＤフリップフロップ４
のＱ出力信号はロー（Ｌ）レベルになる。このとき、第
１のＤフリップフロップ３は、第２のＤフリ・ンプフロ
ップ４のＱ出力信号がハイ（Ｈ）レベルなので第１のＮ
ＯＲゲート５を経てリセットかかかり、ロー（Ｌ）レベ
ルを保つ。
ち上がりエツジより遅れている場合は、第２のＤフリッ
プフロップ４のＱ出力信号はｖＣＯ出力信号の立ち上が
りエツジで／’％イ（Ｈ）レベルになり、次に基準信号
の立ち上かりエツジを検出すると第２のＮＯＲゲート６
を経てリセットがかかり、第２のＤフリップフロップ４
のＱ出力信号はロー（Ｌ）レベルになる。このとき、第
１のＤフリップフロップ３は、第２のＤフリ・ンプフロ
ップ４のＱ出力信号がハイ（Ｈ）レベルなので第１のＮ
ＯＲゲート５を経てリセットかかかり、ロー（Ｌ）レベ
ルを保つ。
このように、Ｄフリップフロ・ツブ３，４の出力からは
入力信号の位相差分の幅を持った正極性のパルスが出力
される。
入力信号の位相差分の幅を持った正極性のパルスが出力
される。
発明が解決しようとする課題
しかしながら上記従来の構成では第５図に示すように、
２つの入力信号パルス幅に大きな差が生じると、たとえ
ば基準信号の正のパルス幅が、■ＣＯ出力信号負のパル
ス幅より大きく、負のパルスがもぐり込んだ状態が生じ
ると、両パルスの立ち上がり部分で互いにリセットがか
かった状態となって、立ち上かりエツジの検出ができな
くなり比較出力信号が発生しなくなるため、入力信号の
条件としてパルス幅に制限が生じるという問題を有して
いた。
２つの入力信号パルス幅に大きな差が生じると、たとえ
ば基準信号の正のパルス幅が、■ＣＯ出力信号負のパル
ス幅より大きく、負のパルスがもぐり込んだ状態が生じ
ると、両パルスの立ち上がり部分で互いにリセットがか
かった状態となって、立ち上かりエツジの検出ができな
くなり比較出力信号が発生しなくなるため、入力信号の
条件としてパルス幅に制限が生じるという問題を有して
いた。
本発明は上記従来の問題点を解決するものであり、入力
パルス幅に制限を加えず、すべての比較入力信号に対し
て高速比較が正確に行える位相比較器を提供することを
目的とするものである。
パルス幅に制限を加えず、すべての比較入力信号に対し
て高速比較が正確に行える位相比較器を提供することを
目的とするものである。
課題を解決するための手段
上記課題を解決するため、本発明の位相比較器は、位相
比較する２つの入力信号をそれぞれトリガ状のパルスに
変換する、ＤフリップフロップとＡＮＤゲートにより構
成された高速ラッチ変換回路と、前記高速ラッチ変換回
路によりトリガ状のパルスに変換された２つの入力変換
信号をクロック信号としてそれぞれ入力し、その出力を
比較出力信号として出力する２つのＤフリップフロップ
と、それぞれのＤフリップフロップの前記比較出力信号
と前記入力変換信号とを入力し、互いのＤフリップフロ
ップのリセット信号を発生する２つのＮＯＲゲートを備
えたものである。
比較する２つの入力信号をそれぞれトリガ状のパルスに
変換する、ＤフリップフロップとＡＮＤゲートにより構
成された高速ラッチ変換回路と、前記高速ラッチ変換回
路によりトリガ状のパルスに変換された２つの入力変換
信号をクロック信号としてそれぞれ入力し、その出力を
比較出力信号として出力する２つのＤフリップフロップ
と、それぞれのＤフリップフロップの前記比較出力信号
と前記入力変換信号とを入力し、互いのＤフリップフロ
ップのリセット信号を発生する２つのＮＯＲゲートを備
えたものである。
作用
上記構成により、高速ラッチ変換回路により、２つの入
力信号は入力パルス幅にかかわらずトリガ状のパルスに
変換され、入力信号に位相のずれが生じると、２つの入
力信号の互いの進み具合に応じて異なるＤフリップフロ
ップよりそれぞれ位相差に応じたパルス幅の比較出力信
号が出力される。
力信号は入力パルス幅にかかわらずトリガ状のパルスに
変換され、入力信号に位相のずれが生じると、２つの入
力信号の互いの進み具合に応じて異なるＤフリップフロ
ップよりそれぞれ位相差に応じたパルス幅の比較出力信
号が出力される。
実施例
以下、本発明の一実施例を図面に基づいて説明する。な
お、従来例の第３図の構成と同一の構成には同一の符号
を付して説明を省略する。
お、従来例の第３図の構成と同一の構成には同一の符号
を付して説明を省略する。
第１図は本発明の一実施例における位相比較器の回路図
、第２図は第１図の高速ラッチ変換入出力波形を示すタ
イムチャートである。
、第２図は第１図の高速ラッチ変換入出力波形を示すタ
イムチャートである。
本発明の位相比較器は、従来例の入力端子１゜２とＤフ
リップフロップ３．４間に高速ラッチ変換回路りを付加
したものである。
リップフロップ３．４間に高速ラッチ変換回路りを付加
したものである。
高速ラッチ変換回路りは、データ（Ｄ）入力として基準
信号、クロック（ＣＫ）入力として高速クロック入力端
子９より入力される高速クロック信号を入力する第３の
ＤフリップフロップＩＯと、データ入力として第３のＤ
フリップフロップ１０のＱ出力信号、クロック入力とし
て上記高速クロック信号を入力する第４のＤフリップフ
ロップ１１と、第３のＤフリップフロップ１０のＱ出力
信号と第４のＤフリップフロップ１１のＱ出力信号を入
力し、出力をクロック信号として第１のＤフリップフロ
ップ３へ出力する第１のＡＮＤゲート１２と、データ入
力として■ＣＯ出力信号、クロック入力として上記高速
クロック信号を入力する第５のＤフリップフロップ１４
と、データ入力として第５のＤフリップフロップ１４の
Ｑ出力信号、クロック入力として上記高速クロック信号
を入力する第６のＤフリップフロップ１５と、第５のＤ
フリップフロップ１４のＱ出力信号と第６のＤフリップ
フ□ロップ１５のＱ出力信号を入力し、出力をクロック
信号として第２のＤフリップフロップ４へ出力する第２
のＡＮＤゲート１６とから構成されている。
信号、クロック（ＣＫ）入力として高速クロック入力端
子９より入力される高速クロック信号を入力する第３の
ＤフリップフロップＩＯと、データ入力として第３のＤ
フリップフロップ１０のＱ出力信号、クロック入力とし
て上記高速クロック信号を入力する第４のＤフリップフ
ロップ１１と、第３のＤフリップフロップ１０のＱ出力
信号と第４のＤフリップフロップ１１のＱ出力信号を入
力し、出力をクロック信号として第１のＤフリップフロ
ップ３へ出力する第１のＡＮＤゲート１２と、データ入
力として■ＣＯ出力信号、クロック入力として上記高速
クロック信号を入力する第５のＤフリップフロップ１４
と、データ入力として第５のＤフリップフロップ１４の
Ｑ出力信号、クロック入力として上記高速クロック信号
を入力する第６のＤフリップフロップ１５と、第５のＤ
フリップフロップ１４のＱ出力信号と第６のＤフリップ
フ□ロップ１５のＱ出力信号を入力し、出力をクロック
信号として第２のＤフリップフロップ４へ出力する第２
のＡＮＤゲート１６とから構成されている。
このように構成された高速ラッチ変換回路りの −
動作を第２図を参照しながら説明する。
動作を第２図を参照しながら説明する。
まず任意のパルス幅を有する基準信号がハイ（Ｈ）レベ
ルとなると、第３のＤフリップフロップ１０のＱ出力信
号は高速クロック信号に同期してハイ（Ｈ）レベルとな
る。このとき、第４のＤフリップフロップ１１のＱ出力
信号はまだハイ（Ｈ）レベルのままであり、第１のＡＮ
Ｄゲート１２の出力信号はハイ（Ｈ）レベルとなる。そ
して次の高速クロック信号に同期して第４のＤフリップ
フロップ１１のＱ出力信号はロー（Ｌ）レベルとなり、
第１のＡＮＤゲート１２の出力信号はロー（Ｌ）レベル
となる。したがって、基準信号の立ち上がりエツジに同
期した、高速クロック信号のパルス幅を有するトリガ状
の正のパルスが第１のＤフリップフロップ３のクロック
信号として得られる。また同様に第５、第６のＤフリッ
プフロップ１４．１５と第２のＡＮＤゲート１６により
、ｖＣＯ出力信号の立ち上がりエツジに同期した、高速
クロック信号のパルス幅を有するトリガ状の正のパルス
が第２のＤフリップフロップ４のクロック信号として得
られる。
ルとなると、第３のＤフリップフロップ１０のＱ出力信
号は高速クロック信号に同期してハイ（Ｈ）レベルとな
る。このとき、第４のＤフリップフロップ１１のＱ出力
信号はまだハイ（Ｈ）レベルのままであり、第１のＡＮ
Ｄゲート１２の出力信号はハイ（Ｈ）レベルとなる。そ
して次の高速クロック信号に同期して第４のＤフリップ
フロップ１１のＱ出力信号はロー（Ｌ）レベルとなり、
第１のＡＮＤゲート１２の出力信号はロー（Ｌ）レベル
となる。したがって、基準信号の立ち上がりエツジに同
期した、高速クロック信号のパルス幅を有するトリガ状
の正のパルスが第１のＤフリップフロップ３のクロック
信号として得られる。また同様に第５、第６のＤフリッ
プフロップ１４．１５と第２のＡＮＤゲート１６により
、ｖＣＯ出力信号の立ち上がりエツジに同期した、高速
クロック信号のパルス幅を有するトリガ状の正のパルス
が第２のＤフリップフロップ４のクロック信号として得
られる。
その後の位相比較器としての動作は従来例で説明したよ
うに、高速ラッチ変換回路より出力された両パルスの立
ち上がりエツジで行われ、２つのパルスの位相差分だけ
のパルス幅を有する出力信号を比較出力Ｐ端子７、比較
出力Ｎ端子８に得ることができる。
うに、高速ラッチ変換回路より出力された両パルスの立
ち上がりエツジで行われ、２つのパルスの位相差分だけ
のパルス幅を有する出力信号を比較出力Ｐ端子７、比較
出力Ｎ端子８に得ることができる。
このように、本実施例によれば、位相比較する２つの入
力信号を高速ラッチ変換回路りにより、高速クロック信
号の１周期分のパルス幅を有するパルスに変換した後位
相比較を行うことにより、入力信号のパルス幅に制限を
受けず、高速で正確な位相比較を行うことができる。
力信号を高速ラッチ変換回路りにより、高速クロック信
号の１周期分のパルス幅を有するパルスに変換した後位
相比較を行うことにより、入力信号のパルス幅に制限を
受けず、高速で正確な位相比較を行うことができる。
発明の効果
以上のように本発明によれば、２つのＤフリップフロッ
プとＡＮＤゲートよりなる位相比較回路の入力段にＤフ
リップフロップとＡＮＤゲートから構成された高速ラッ
チ変換回路を設けたことにより、入力信号のパルス幅に
制限を受けず正確な高速比較ができる優れた位相比較器
を実現することができる。
プとＡＮＤゲートよりなる位相比較回路の入力段にＤフ
リップフロップとＡＮＤゲートから構成された高速ラッ
チ変換回路を設けたことにより、入力信号のパルス幅に
制限を受けず正確な高速比較ができる優れた位相比較器
を実現することができる。
第１図は本発明の一実施例における位相比較器の回路図
、第２図は第１図の位相比較入出力波形を示すタイムチ
ャート、第３図は従来の位相比較器の回路図、第４図は
第３図の位相比較入出力波形を示すタイムチャート、第
５図は従来例の課題を説明する位相比較入出力波形を示
すタイムチャートである。 １・・・基準信号入力端子、２・・・ｖＣＯ出力入力端
子、３． ４． １Ｇ、 １１． １４． １５・・
・Ｄフリップフロップ、５，６・・・ＮＯＲゲート、７
・・・比較出力Ｎ端子、８・・・比較出力Ｎ端子、９・
・・高速クロック入力端子、１２、１６・・・ＡＮＤゲ
ート、Ｌ・・・高速ラッチ変換回路。 代理人 森 本 義 弘 第１図 第２図 第３図 第４図
、第２図は第１図の位相比較入出力波形を示すタイムチ
ャート、第３図は従来の位相比較器の回路図、第４図は
第３図の位相比較入出力波形を示すタイムチャート、第
５図は従来例の課題を説明する位相比較入出力波形を示
すタイムチャートである。 １・・・基準信号入力端子、２・・・ｖＣＯ出力入力端
子、３． ４． １Ｇ、 １１． １４． １５・・
・Ｄフリップフロップ、５，６・・・ＮＯＲゲート、７
・・・比較出力Ｎ端子、８・・・比較出力Ｎ端子、９・
・・高速クロック入力端子、１２、１６・・・ＡＮＤゲ
ート、Ｌ・・・高速ラッチ変換回路。 代理人 森 本 義 弘 第１図 第２図 第３図 第４図
Claims (1)
- １、位相比較する２つの入力信号をそれぞれトリガ状の
パルスに変換する、ＤフリップフロップとＡＮＤゲート
により構成された高速ラッチ変換回路と、前記高速ラッ
チ変換回路によりトリガ状のパルスに変換された２つの
入力変換信号をクロック信号としてそれぞれ入力し、そ
の出力を比較出力信号として出力する２つのＤフリップ
フロップと、それぞれのＤフリップフロップの前記比較
出力信号と前記入力変換信号とを入力し、互いのＤフリ
ップフロップのリセット信号を発生する２つのＮＯＲゲ
ートを備えた位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332076A JPH04196919A (ja) | 1990-11-28 | 1990-11-28 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332076A JPH04196919A (ja) | 1990-11-28 | 1990-11-28 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196919A true JPH04196919A (ja) | 1992-07-16 |
Family
ID=18250877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332076A Pending JPH04196919A (ja) | 1990-11-28 | 1990-11-28 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10120743B4 (de) * | 2000-04-20 | 2004-08-05 | Nec Electronics Corp., Kawasaki | Schaltung zur Erkennung von Zyklus zu Zyklus auftretenden Synchronisationsstörungen |
-
1990
- 1990-11-28 JP JP2332076A patent/JPH04196919A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10120743B4 (de) * | 2000-04-20 | 2004-08-05 | Nec Electronics Corp., Kawasaki | Schaltung zur Erkennung von Zyklus zu Zyklus auftretenden Synchronisationsstörungen |
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