JPH05257566A - ディジタル信号同期化回路 - Google Patents
ディジタル信号同期化回路Info
- Publication number
- JPH05257566A JPH05257566A JP4055892A JP5589292A JPH05257566A JP H05257566 A JPH05257566 A JP H05257566A JP 4055892 A JP4055892 A JP 4055892A JP 5589292 A JP5589292 A JP 5589292A JP H05257566 A JPH05257566 A JP H05257566A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- output
- flip
- asynchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】 フリップフロップ１１は第２クロック信号２
をクロック入力とし非同期信号０をデータ入力として出
力信号４を出力する。フリップフロップ１２は第３クロ
ック信号３をクロック入力とし非同期信号０をデータ入
力として出力信号５を出力する。ゲート１３は上記の出
力信号４および５の論理積６を、ゲート１４は上記の出
力信号４および５の論理和７を出力する。セレクタ１５
は論理積６および論理和７を切り換えて目的の同期信号
８を出力する。 【効果】 同期させるクロック信号の２分の１の周波数
をもつ互いに逆相の第２，第３のクロック信号をクロッ
ク入力とする２つのフリップフロップで非同期信号を並
列に受けとり、後の回路で制御することにより、より高
い周波数に同期した追随性のよい同期信号を生成でき
る。
をクロック入力とし非同期信号０をデータ入力として出
力信号４を出力する。フリップフロップ１２は第３クロ
ック信号３をクロック入力とし非同期信号０をデータ入
力として出力信号５を出力する。ゲート１３は上記の出
力信号４および５の論理積６を、ゲート１４は上記の出
力信号４および５の論理和７を出力する。セレクタ１５
は論理積６および論理和７を切り換えて目的の同期信号
８を出力する。 【効果】 同期させるクロック信号の２分の１の周波数
をもつ互いに逆相の第２，第３のクロック信号をクロッ
ク入力とする２つのフリップフロップで非同期信号を並
列に受けとり、後の回路で制御することにより、より高
い周波数に同期した追随性のよい同期信号を生成でき
る。
Description
【０００１】
【産業上の利用分野】本発明はディジタル論理回路に関
し、特に非同期ディジタル信号の同期化回路に関する。
し、特に非同期ディジタル信号の同期化回路に関する。
【０００２】
【従来の技術】従来、この種の同期化回路は、非同期信
号を特定の周波数のクロック信号に同期した出力信号に
変換するためのものである。
号を特定の周波数のクロック信号に同期した出力信号に
変換するためのものである。
【０００３】最も簡単な方法としては、同期させるクロ
ック信号をクロック入力とする１つのフリップフロップ
に非同期信号を入力し、その出力を同期した信号とみな
す方法がある。しかし、この方法では、非同期信号がそ
のフリップフロップのデータ入力の変化禁止期間（クロ
ック信号前のセットアップ時間からクロック信号後のホ
ールド時間まで）に変化した場合、フリップフロップの
出力信号の動きはスペック外となり、出力が安定するま
での時間がスペック上の遅延時間よりもかなり長くなる
いわゆるメタステーブル状態なる。メタステーブル状態
が発生するとその信号はもはや同期信号としては扱えな
い。
ック信号をクロック入力とする１つのフリップフロップ
に非同期信号を入力し、その出力を同期した信号とみな
す方法がある。しかし、この方法では、非同期信号がそ
のフリップフロップのデータ入力の変化禁止期間（クロ
ック信号前のセットアップ時間からクロック信号後のホ
ールド時間まで）に変化した場合、フリップフロップの
出力信号の動きはスペック外となり、出力が安定するま
での時間がスペック上の遅延時間よりもかなり長くなる
いわゆるメタステーブル状態なる。メタステーブル状態
が発生するとその信号はもはや同期信号としては扱えな
い。
【０００４】そこで第２の方法として、メタステーブル
状態を回避するために第１のフリップフロップ後段に第
２のフリップフロップを直列に置き、同期させるクロッ
ク信号を２つのフリップフロップの共通クロックとして
与え、第２のフリップフロップの出力を同期した信号と
みなす方法がある。この方法を使った回路を図４に示
す。
状態を回避するために第１のフリップフロップ後段に第
２のフリップフロップを直列に置き、同期させるクロッ
ク信号を２つのフリップフロップの共通クロックとして
与え、第２のフリップフロップの出力を同期した信号と
みなす方法がある。この方法を使った回路を図４に示
す。
【０００５】この方法ではフリップフロップ２１の出力
信号１０２がメタステーブル状態になっても、それが直
接フリップフロップ２２の出力信号１０３には現れな
い。ＦＦ２２の出力信号がメタステーブル状態になる確
率はＦＦ２１の出力のメタステーブル状態からの回復時
間とクロック信号の周波数に依存するが、回復時間がク
ロック周期よりも長いとメタステーブル状態になる。し
たがってメタステーブル状態になる確率を実用になる程
度に低いレベルに保ためには、クロック信号の周波数を
ある限度以上に速くすることができない。
信号１０２がメタステーブル状態になっても、それが直
接フリップフロップ２２の出力信号１０３には現れな
い。ＦＦ２２の出力信号がメタステーブル状態になる確
率はＦＦ２１の出力のメタステーブル状態からの回復時
間とクロック信号の周波数に依存するが、回復時間がク
ロック周期よりも長いとメタステーブル状態になる。し
たがってメタステーブル状態になる確率を実用になる程
度に低いレベルに保ためには、クロック信号の周波数を
ある限度以上に速くすることができない。
【０００６】第３の方法として、図５のように、同期さ
せる第１のクロック信号２０１のｎ分の１（ｎ＝２，
３，…）の周波数をもち、第１のクロック信号に同期し
た第２のクロック信号２０２をフリップフロップ３１，
３２の共通のクロック入力とする方法がある。
せる第１のクロック信号２０１のｎ分の１（ｎ＝２，
３，…）の周波数をもち、第１のクロック信号に同期し
た第２のクロック信号２０２をフリップフロップ３１，
３２の共通のクロック入力とする方法がある。
【０００７】この方法では、フリップフロップのクロッ
ク入力は同期させるクロックより低い周波数にできるの
でより高い周波数のクロックに同期させることができる
が、同期信号の非同期信号に対する追随性が悪くなると
いう欠点がある。図６に第１クロック信号２０１の２分
の１の周波数をもつ第２クロック信号２０２を使った回
路での非同期信号から同期信号までの遅延時間Ｔ（Ｄ）
を示す。この図からＴ（Ｄ）＝４×Ｔ（ＣＬＫ１）にな
る場合もあることがわかる。
ク入力は同期させるクロックより低い周波数にできるの
でより高い周波数のクロックに同期させることができる
が、同期信号の非同期信号に対する追随性が悪くなると
いう欠点がある。図６に第１クロック信号２０１の２分
の１の周波数をもつ第２クロック信号２０２を使った回
路での非同期信号から同期信号までの遅延時間Ｔ（Ｄ）
を示す。この図からＴ（Ｄ）＝４×Ｔ（ＣＬＫ１）にな
る場合もあることがわかる。
【０００８】
【発明が解決しようとする課題】上述した従来の同期化
回路は前述のようにそれぞれ欠点があり、高速な周波数
のクロック信号に同期し非同期信号に対し追随性のよい
同期信号が作れないという問題点がある。
回路は前述のようにそれぞれ欠点があり、高速な周波数
のクロック信号に同期し非同期信号に対し追随性のよい
同期信号が作れないという問題点がある。
【０００９】
【課題を解決するための手段】本発明のディジタル信号
同期化回路は、同期させる第１クロック信号の２分の１
の周波数で動作する同期化用の第２クロック信号と，前
記第２クロック信号の反転信号である第３クロック信号
とを具備し、前記第２クロック信号をクロック入力とし
非同期信号をデータ入力とする第１フリップフロップ
と，前記第３クロック信号をクロック入力とし前記非同
期信号をデータ入力とする第２フリップフロップと，前
記第１および第２フリップフロップの出力信号の論理積
を出力する第１ゲートと，前記第１および第２フリップ
フロップの出力信号の論理和を出力する第２ゲートと，
前記第１および第２ゲートの出力を切り換えて同期信号
を出力するセレクタと，前記第１ロック信号をクロック
入力とし前記セレクタの出力信号をデータ入力とする第
３フリップフロップとを有し、前記第３フリップフロッ
プの出力により前記セレクタを制御する。
同期化回路は、同期させる第１クロック信号の２分の１
の周波数で動作する同期化用の第２クロック信号と，前
記第２クロック信号の反転信号である第３クロック信号
とを具備し、前記第２クロック信号をクロック入力とし
非同期信号をデータ入力とする第１フリップフロップ
と，前記第３クロック信号をクロック入力とし前記非同
期信号をデータ入力とする第２フリップフロップと，前
記第１および第２フリップフロップの出力信号の論理積
を出力する第１ゲートと，前記第１および第２フリップ
フロップの出力信号の論理和を出力する第２ゲートと，
前記第１および第２ゲートの出力を切り換えて同期信号
を出力するセレクタと，前記第１ロック信号をクロック
入力とし前記セレクタの出力信号をデータ入力とする第
３フリップフロップとを有し、前記第３フリップフロッ
プの出力により前記セレクタを制御する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例の回路図である。
同図において、１は第１クロック信号であり、非同期信
号０を同期させるターゲットクロックである。２は第１
クロック信号１の２分の１の周波数をもつ第２クロック
信号であり、３は第２クロック信号２の反転信号である
第３クロック信号である。フリップフロップ１１は第２
クロック信号２をクロック入力とし非同期信号０をデー
タ入力として出力信号４を出力する。フリップフロップ
１２は第３クロック信号３をクロック入力とし非同期信
号０をデータ入力として出力信号５を出力する。ゲート
１３は上記の出力信号４および５の論理積６を、ゲート
１４は上記の出力信号４および５の論理和７を出力す
る。セレクタ１５は論理積６および論理和７を切り換え
て目的の同期信号８を出力する。
同図において、１は第１クロック信号であり、非同期信
号０を同期させるターゲットクロックである。２は第１
クロック信号１の２分の１の周波数をもつ第２クロック
信号であり、３は第２クロック信号２の反転信号である
第３クロック信号である。フリップフロップ１１は第２
クロック信号２をクロック入力とし非同期信号０をデー
タ入力として出力信号４を出力する。フリップフロップ
１２は第３クロック信号３をクロック入力とし非同期信
号０をデータ入力として出力信号５を出力する。ゲート
１３は上記の出力信号４および５の論理積６を、ゲート
１４は上記の出力信号４および５の論理和７を出力す
る。セレクタ１５は論理積６および論理和７を切り換え
て目的の同期信号８を出力する。
【００１２】フリップフロップ１は同期信号８をデータ
入力，第１クロック信号１をクロック入力とし、出力信
号９を送出してセレクタ１５を制御する。セクタ１５
は、出力信号９が「０」の時は論理積６を、出力信号９
が「１」の時は論理和７を選択する。
入力，第１クロック信号１をクロック入力とし、出力信
号９を送出してセレクタ１５を制御する。セクタ１５
は、出力信号９が「０」の時は論理積６を、出力信号９
が「１」の時は論理和７を選択する。
【００１３】図２は上記のディジタル信号同期化回路に
おいて、非同期信号０がデータ入力変化可能期間に変化
した時のタイムチャートである。同図において非同期信
号０と同期信号８との遅延はＴ（Ｄ）＝２×Ｔ（ＣＬＫ
１）である。
おいて、非同期信号０がデータ入力変化可能期間に変化
した時のタイムチャートである。同図において非同期信
号０と同期信号８との遅延はＴ（Ｄ）＝２×Ｔ（ＣＬＫ
１）である。
【００１４】図３は非同期信号０がフリップフロップ１
１のデータ入力変化禁止期間に変化した場合のタイムチ
ャートである。同図において、斜線部はメタステーブル
状態，メッシュ部はメタステーブル状態の信号を入力に
した出力信号である。
１のデータ入力変化禁止期間に変化した場合のタイムチ
ャートである。同図において、斜線部はメタステーブル
状態，メッシュ部はメタステーブル状態の信号を入力に
した出力信号である。
【００１５】ＦＦ１１がメタステーブル状態になるよう
に入力が変化する場合、ＦＦ１２にとってはデータ入力
変化可能期間になるから、ＦＦ１２の出力はメタステー
ブル状態にならない。従って、ゲート１３の出力６の立
上り前後，ゲート１４の出力７の立下り前後の期間は通
常の遅延によって信号が変化する。
に入力が変化する場合、ＦＦ１２にとってはデータ入力
変化可能期間になるから、ＦＦ１２の出力はメタステー
ブル状態にならない。従って、ゲート１３の出力６の立
上り前後，ゲート１４の出力７の立下り前後の期間は通
常の遅延によって信号が変化する。
【００１６】ＦＦ１６の出力９が「０」の時は出力６
を，「１」の時は出力７を選択するようにセレクタ１５
が制御されるので、セレクタ１５の出力８にはメタステ
ーブル状態は影響しない。したがってクロック信号１か
らゲート１３または１４とセレクタ１５の遅延分だけ遅
れた同期信号が出力される。すなわち、非同期信号０と
同期信号８との遅延はＴ（Ｄ）≦２×Ｔ（ＣＬＫ１）と
なる。
を，「１」の時は出力７を選択するようにセレクタ１５
が制御されるので、セレクタ１５の出力８にはメタステ
ーブル状態は影響しない。したがってクロック信号１か
らゲート１３または１４とセレクタ１５の遅延分だけ遅
れた同期信号が出力される。すなわち、非同期信号０と
同期信号８との遅延はＴ（Ｄ）≦２×Ｔ（ＣＬＫ１）と
なる。
【００１７】同期信号８がメタステーブル状態の影響を
うけないためには、クロック信号２およびクロック信号
３の周波数がある限度以下でなければならないが、この
限度は従来の第３の方法（図５，図６参照）におけるク
ロック２０２の限度と同程度である。しかし非同期信号
と同期信号の遅れはＴ（Ｄ）＝４×Ｔ（ＣＬＫ１）とな
るので、本発明の同期信号の方が追随性がよい。
うけないためには、クロック信号２およびクロック信号
３の周波数がある限度以下でなければならないが、この
限度は従来の第３の方法（図５，図６参照）におけるク
ロック２０２の限度と同程度である。しかし非同期信号
と同期信号の遅れはＴ（Ｄ）＝４×Ｔ（ＣＬＫ１）とな
るので、本発明の同期信号の方が追随性がよい。
【００１８】非同期信号０がフリップフロップ１２のデ
ータ入力変化禁止期間に変化した場合も同様である。
ータ入力変化禁止期間に変化した場合も同様である。
【００１９】
【発明の効果】以上説明したように本発明は、同期させ
るクロック信号の２分の１の周波数をもつ互いに逆相の
第２，第３のクロック信号をクロック入力とする２つの
フリップフロップで非同期信号を並列に受けとり、後の
回路で制御することにより、より高い周波数に同期した
追随性のよい同期信号を生成できる効果がある。
るクロック信号の２分の１の周波数をもつ互いに逆相の
第２，第３のクロック信号をクロック入力とする２つの
フリップフロップで非同期信号を並列に受けとり、後の
回路で制御することにより、より高い周波数に同期した
追随性のよい同期信号を生成できる効果がある。
【図１】本発明の一実施例を示す回路図。
【図２】動作の例を示す波形図。
【図３】動作の他の例を示す波形図。
【図４】従来の例を示す回路図。
【図５】従来の他の例を示す回路図。
【図６】従来例の動作を示す波形図。
１１，１２，１６ フリップフロップ １３，１４ ゲート １５ セレクタ
Claims (1)
- 【請求項１】 同期させる第１クロック信号の２分の１
の周波数で動作する同期化用の第２クロック信号と，前
記第２クロック信号の反転信号である第３クロック信号
とを具備し、前記第２クロック信号をクロック入力とし
非同期信号をデータ入力とする第１フリップフロップ
と，前記第３クロック信号をクロック入力とし前記非同
期信号をデータ入力とする第２フリップフロップと，前
記第１および第２フリップフロップの出力信号の論理積
を出力する第１ゲートと，前記第１および第２フリップ
フロップの出力信号の論理和を出力する第２ゲートと，
前記第１および第２ゲートの出力を切り換えて同期信号
を出力するセレクタと，前記第１ロック信号をクロック
入力とし前記セレクタの出力信号をデータ入力とする第
３フリップフロップとを有し、前記第３フリップフロッ
プの出力により前記セレクタを制御することを特徴とす
るディジタル信号同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055892A JPH05257566A (ja) | 1992-03-16 | 1992-03-16 | ディジタル信号同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055892A JPH05257566A (ja) | 1992-03-16 | 1992-03-16 | ディジタル信号同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257566A true JPH05257566A (ja) | 1993-10-08 |
Family
ID=13011770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055892A Withdrawn JPH05257566A (ja) | 1992-03-16 | 1992-03-16 | ディジタル信号同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257566A (ja) |
-
1992
- 1992-03-16 JP JP4055892A patent/JPH05257566A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |