JPH02237240A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
- Publication number
- JPH02237240A JPH02237240A JP1056462A JP5646289A JPH02237240A JP H02237240 A JPH02237240 A JP H02237240A JP 1056462 A JP1056462 A JP 1056462A JP 5646289 A JP5646289 A JP 5646289A JP H02237240 A JPH02237240 A JP H02237240A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- data signal
- clock
- input
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交換機の通話路装置等に使用する位相同期回路
に係り、特に異なる位相で入力してくる超高速の信号を
同一周波数のクロツクに従って信号再生するビット位相
同期回路に関する。
に係り、特に異なる位相で入力してくる超高速の信号を
同一周波数のクロツクに従って信号再生するビット位相
同期回路に関する。
従来のビット位相同期回路は構成図を第９図に示すよう
に、入力データ信号を外部で生成された位相の異なるク
ロックＣＫ１〜ＣＫｎでラソチし、データ変化位相を検
出する。ジッタの吸収能力を高めるため，この検出は一
定時間行い位相変動の平均値を求めることにより検出精
度を上げる。次に・ ２ その検出結果よりＣＫ１〜ＣＫｎの内の１つを再生クロ
ックとして選定し、該クロックでデータを打ち抜く。そ
して、再生データをシステムクロック（ＣＫ１）に同期
させるため、一旦他のクロック（ＣＸＸ）で遅延させて
フリップフロップのセットアップ時間を保障した後、Ｃ
Ｋ１で打ち直す。このことによりシステムクロックに同
期した信号を再生している。
に、入力データ信号を外部で生成された位相の異なるク
ロックＣＫ１〜ＣＫｎでラソチし、データ変化位相を検
出する。ジッタの吸収能力を高めるため，この検出は一
定時間行い位相変動の平均値を求めることにより検出精
度を上げる。次に・ ２ その検出結果よりＣＫ１〜ＣＫｎの内の１つを再生クロ
ックとして選定し、該クロックでデータを打ち抜く。そ
して、再生データをシステムクロック（ＣＫ１）に同期
させるため、一旦他のクロック（ＣＸＸ）で遅延させて
フリップフロップのセットアップ時間を保障した後、Ｃ
Ｋ１で打ち直す。このことによりシステムクロックに同
期した信号を再生している。
なお、これに関する文献としては、電子情報通信学会技
術研究報告Ｖｏｗ． ８８ Ｎｎ ２７ （ １９８８
年５月２０日）のＳＳＥ − ８８ − ２８″広帯域
ＩＳＤＮ用１ ５ ０ Ｍ ｈ ／ｓビット同期方式の
検討”がある。
術研究報告Ｖｏｗ． ８８ Ｎｎ ２７ （ １９８８
年５月２０日）のＳＳＥ − ８８ − ２８″広帯域
ＩＳＤＮ用１ ５ ０ Ｍ ｈ ／ｓビット同期方式の
検討”がある。
第１０図にクロックを４相とした場合の具体的な回路構
成を示す。
成を示す。
ラッチ部１０のフリップフロップ１ １ ． Ｔ２．
１ ３． ７４において入力データ信号を９０’づつ位
相の異なるク０７クＣＫ１， ＣＫ２ ， ＣＫ３，
ＣＫ４の立ち上りでラッチされた結果を用いて、検出部
のＥＸＯ Ｒゲート２０１〜２０４は、入力データ信号
の位相変化点がどのクロックとどのクロックの間にあっ
たかを後段のフリップフロップ２０９〜２１２にＨパル
スとして伝える。フリップフロノブ２０９〜２１２は前
記ＨバルスをＣＫＢ ， ＣＫ１， ＣＫ２ ， ＣＫ
’６によりラソチし，その結果を再生クロック選択部に
伝える。再生クロツク選択部で選択されたクロックによ
り、ラッチ部で入力データ信号を再生し、位相同期部４
ｏにおいてＣＫ１のクロックで再生出来る様に遅延させ
フリップフロップ４４で打ち抜き再生データ信号として
いる。
１ ３． ７４において入力データ信号を９０’づつ位
相の異なるク０７クＣＫ１， ＣＫ２ ， ＣＫ３，
ＣＫ４の立ち上りでラッチされた結果を用いて、検出部
のＥＸＯ Ｒゲート２０１〜２０４は、入力データ信号
の位相変化点がどのクロックとどのクロックの間にあっ
たかを後段のフリップフロップ２０９〜２１２にＨパル
スとして伝える。フリップフロノブ２０９〜２１２は前
記ＨバルスをＣＫＢ ， ＣＫ１， ＣＫ２ ， ＣＫ
’６によりラソチし，その結果を再生クロック選択部に
伝える。再生クロツク選択部で選択されたクロックによ
り、ラッチ部で入力データ信号を再生し、位相同期部４
ｏにおいてＣＫ１のクロックで再生出来る様に遅延させ
フリップフロップ４４で打ち抜き再生データ信号として
いる。
従来技術における問題点を第５図を用いて説明する。第
５図は、入力デーク信号の位相変化点がＥＸＯＲゲート
２０１に検出されＨパルスが送出された場合のタイムチ
ャートを示すものであり、ＥＸＯＲゲート２０１の出力
はフリップフロクブ７１，１２０排他的論理和であり、
パルスはフリップフロッフ１２の変化時点から、フリッ
プフロップ１１の変化時点の間に送出されるので、図に
示す通りパルス幅はデータ幅の３／４となり、後段フリ
ップフロップ２０９のセットアップタイム，ホールドタ
イムが大きい場合、データ信号が高速で、データ幅が短
いので，フリップフロップ２０９で安定してデータを取
り込む領域が狭くなる。そのため１５０Ｍｂ／ｚクラス
の信号に対して該技術のビット同期回路をＬＳＩ化する
場合、素子の遅延バラッキによる影響を大きく受ける。
５図は、入力デーク信号の位相変化点がＥＸＯＲゲート
２０１に検出されＨパルスが送出された場合のタイムチ
ャートを示すものであり、ＥＸＯＲゲート２０１の出力
はフリップフロクブ７１，１２０排他的論理和であり、
パルスはフリップフロッフ１２の変化時点から、フリッ
プフロップ１１の変化時点の間に送出されるので、図に
示す通りパルス幅はデータ幅の３／４となり、後段フリ
ップフロップ２０９のセットアップタイム，ホールドタ
イムが大きい場合、データ信号が高速で、データ幅が短
いので，フリップフロップ２０９で安定してデータを取
り込む領域が狭くなる。そのため１５０Ｍｂ／ｚクラス
の信号に対して該技術のビット同期回路をＬＳＩ化する
場合、素子の遅延バラッキによる影響を大きく受ける。
本発明の目的は、ＬＳＩ化に際して動作マージンの大き
い回路を提供することにある。
い回路を提供することにある。
上記目的は、速度２Ｓｈ／ｓの入カデータに対し速度Ｓ
Ｂｚで互いに位相の異なる１種のクロックの立ち上り，
立ち下りエッジでデータ信号を交互にラッチする２ル個
のフリップ・フロップから成るラッチ部と、ラッチ部か
らの出力よりデータ信号の変化位相の検出を一定時間行
い、データ信号の変化位相を記憶する検出部と、該検出
部からのデータ信号の変化位相の記憶内容より前記の互
いに位相の異なるが種のクロックの中からデータ信号の
再生を行う再生クロツクを選択する再生クロック選択回
路と、該再生クロックの立ち上り，立ち下りによりデー
タ信号を交互に打ち抜き、その結果としてランチ部から
出力される２ビットのパラレルのデータ信号を、特定の
位相に同期させる位相同期部と，位相同期のとられた２
ビットパラレルのデータ（ Ｓ ｈ／ｚ ）を再び入力
信号と同じ（２ＳＡ／＃）速度に変換する速度変換部を
設けることで達成される。
Ｂｚで互いに位相の異なる１種のクロックの立ち上り，
立ち下りエッジでデータ信号を交互にラッチする２ル個
のフリップ・フロップから成るラッチ部と、ラッチ部か
らの出力よりデータ信号の変化位相の検出を一定時間行
い、データ信号の変化位相を記憶する検出部と、該検出
部からのデータ信号の変化位相の記憶内容より前記の互
いに位相の異なるが種のクロックの中からデータ信号の
再生を行う再生クロツクを選択する再生クロック選択回
路と、該再生クロックの立ち上り，立ち下りによりデー
タ信号を交互に打ち抜き、その結果としてランチ部から
出力される２ビットのパラレルのデータ信号を、特定の
位相に同期させる位相同期部と，位相同期のとられた２
ビットパラレルのデータ（ Ｓ ｈ／ｚ ）を再び入力
信号と同じ（２ＳＡ／＃）速度に変換する速度変換部を
設けることで達成される。
上記ラッチ部は，入力データ信号速度２ Ｓ ｂ／ｓに
対し、クロック速度ＳＨｚ，ｎ種のクロックの立ち上り
立ち下りにより入力デーク信号をラッチするので、その
ラッチした結果を見ることにより、検出部はデータ信号
の変化位相を検出する。検出部は一定時間検出を行い，
その間検出した変化位相を記憶する。再生クロック選択
回路は、その検出結果によりデータ信号の変化時点を避
けて安定してデータ信号の再生可能な位相を持つクロッ
クを前記位相の異なる１種のクロックの中から選択する
。位相同期部は、該再生クロックの立ち上り立ち下りに
より交互に入力データ信号を打ち抜き・ ６ ・ ２ビットのパラレルデータとして再生し、システムクロ
ックで打ち直して位相同期した２ビットパラレルデータ
とする。速度変換部は該２ビットパラレルデータを再び
元の速度のシリアルデータに変換し２倍のシステムクロ
ックにより同期させることかできる。
対し、クロック速度ＳＨｚ，ｎ種のクロックの立ち上り
立ち下りにより入力デーク信号をラッチするので、その
ラッチした結果を見ることにより、検出部はデータ信号
の変化位相を検出する。検出部は一定時間検出を行い，
その間検出した変化位相を記憶する。再生クロック選択
回路は、その検出結果によりデータ信号の変化時点を避
けて安定してデータ信号の再生可能な位相を持つクロッ
クを前記位相の異なる１種のクロックの中から選択する
。位相同期部は、該再生クロックの立ち上り立ち下りに
より交互に入力データ信号を打ち抜き・ ６ ・ ２ビットのパラレルデータとして再生し、システムクロ
ックで打ち直して位相同期した２ビットパラレルデータ
とする。速度変換部は該２ビットパラレルデータを再び
元の速度のシリアルデータに変換し２倍のシステムクロ
ックにより同期させることかできる。
以下、本発明の一実施例を第１＠から第４図及び第６図
から第８図を参照して説明する。
から第８図を参照して説明する。
第１図は、本発明の一実施例に係るビット位相同期回路
の構成図である。ビット位相同期回路はラッチ部１０と
、検出部２０と、再生クロクク選択部３０と、位相同期
部４０と、速度変換部５０から成る。
の構成図である。ビット位相同期回路はラッチ部１０と
、検出部２０と、再生クロクク選択部３０と、位相同期
部４０と、速度変換部５０から成る。
ラッチ部１０は、８個のフリップフロップ１１，１２，
１３，１４，１５．１（Ｓ，１７．１８を備えており、
夫々のフリップフロップ１１．１２．１３．１４，１５
，１６，１７．１８のＤ端子には入力データ信号が入力
される。また各フリップフロップ１１，１２，１３，１
４，１５，１６，１７．１８のＣＫ端子には１／８位相
ずつ位相の異なる、入力データ信号速度２ Ｓ ｂ／．
？に対しＳＨｚの速度を持つクロックＣＫ１，ＣＫ２，
ＣＫ３，ＣＫ４，ＣＫ５．ＣＫ６．ＣＫ７．ＣＫ８が供
給される。
１３，１４，１５．１（Ｓ，１７．１８を備えており、
夫々のフリップフロップ１１．１２．１３．１４，１５
，１６，１７．１８のＤ端子には入力データ信号が入力
される。また各フリップフロップ１１，１２，１３，１
４，１５，１６，１７．１８のＣＫ端子には１／８位相
ずつ位相の異なる、入力データ信号速度２ Ｓ ｂ／．
？に対しＳＨｚの速度を持つクロックＣＫ１，ＣＫ２，
ＣＫ３，ＣＫ４，ＣＫ５．ＣＫ６．ＣＫ７．ＣＫ８が供
給される。
検出部２０は，４個のＥＸＯＲゲート２０１ ，２０２
，２０３，２０４と，４個のＯＲゲー｝ ２０５，２０
６，２０７，２０８と、４個のフリップフロップ２０９
，２１０，２１１，２１２を備えている。ｚｘ６Ｒゲー
ト２０１にはフリップフロップ１１のＱ出力とフリップ
フロップ１２のＱ出力が入力され，ＥＸδＲゲート２０
２にはフロップフロップ１２のＱ出力とフリップフロッ
プ１３のＱ出力が入力され、ＥＸＯＲゲート２０３には
フリップフロツプ１３のＱ出力とフリップフロップ１４
のＱ出力が入力され、ＥＸＯＲゲート２０４にはフリッ
プフロップ１４のＱ出力とフリップフロップ１５のＱ出
力が入力され、ＯＲゲート２０５にはＣＫＢとフリクブ
フロツプ２０９のＱ出力が入力され、ＯＲゲート２０６
にはＣＫ１とフリツプフロップ２１０のＱ出力が入力さ
れ，ＯＲゲート２０７にはＣＫ２とフリップフロップ２
１１のＱ出力が入力され、δＲゲート２０８にはＣＫ３
とフリツブフロツプ２１２のＱ出力が入力され、フリツ
プフロツプ２０９，２１０，２１１，２１２のＤ端子に
はそれぞれＥＸＯＲゲート２０１ ，２０２，２（］！
１，２０４の出力が入力され、ＣＫ端子にはそれぞれ５
Ｒゲート２０５，２０６，２０７，２０８が供給され，
フリップフロップ２０９，２１０，２１１，２１２のＲ
端子にはビット位相同期回路の起動時ビット位相同期回
路に入力されるリセット信号ＲＥＳが入力される。
，２０３，２０４と，４個のＯＲゲー｝ ２０５，２０
６，２０７，２０８と、４個のフリップフロップ２０９
，２１０，２１１，２１２を備えている。ｚｘ６Ｒゲー
ト２０１にはフリップフロップ１１のＱ出力とフリップ
フロップ１２のＱ出力が入力され，ＥＸδＲゲート２０
２にはフロップフロップ１２のＱ出力とフリップフロッ
プ１３のＱ出力が入力され、ＥＸＯＲゲート２０３には
フリップフロツプ１３のＱ出力とフリップフロップ１４
のＱ出力が入力され、ＥＸＯＲゲート２０４にはフリッ
プフロップ１４のＱ出力とフリップフロップ１５のＱ出
力が入力され、ＯＲゲート２０５にはＣＫＢとフリクブ
フロツプ２０９のＱ出力が入力され、ＯＲゲート２０６
にはＣＫ１とフリツプフロップ２１０のＱ出力が入力さ
れ，ＯＲゲート２０７にはＣＫ２とフリップフロップ２
１１のＱ出力が入力され、δＲゲート２０８にはＣＫ３
とフリツブフロツプ２１２のＱ出力が入力され、フリツ
プフロツプ２０９，２１０，２１１，２１２のＤ端子に
はそれぞれＥＸＯＲゲート２０１ ，２０２，２（］！
１，２０４の出力が入力され、ＣＫ端子にはそれぞれ５
Ｒゲート２０５，２０６，２０７，２０８が供給され，
フリップフロップ２０９，２１０，２１１，２１２のＲ
端子にはビット位相同期回路の起動時ビット位相同期回
路に入力されるリセット信号ＲＥＳが入力される。
再生クロック選択部３０には、フリップフロップ２０９
，２１０，２１１ ，２１２のＱ出力Ｓ１，Ｓ２．Ｓ３
，Ｓ４が入力され、再生クロック選択信号Ｃ１．Ｃ２，
Ｃ３，Ｃ４を出力する。この再生クロック選択信号Ｃ１
，はフリップフロップ１１，１５ ， Ｃ２はフリップ
フロップ１２，１６、Ｃ３はフリップフロップ１３．１
７ 、Ｃ４はフリップフロップ１４．１８のＲ端子にそ
れぞれ入力される。
，２１０，２１１ ，２１２のＱ出力Ｓ１，Ｓ２．Ｓ３
，Ｓ４が入力され、再生クロック選択信号Ｃ１．Ｃ２，
Ｃ３，Ｃ４を出力する。この再生クロック選択信号Ｃ１
，はフリップフロップ１１，１５ ， Ｃ２はフリップ
フロップ１２，１６、Ｃ３はフリップフロップ１３．１
７ 、Ｃ４はフリップフロップ１４．１８のＲ端子にそ
れぞれ入力される。
位相同期部４０は′５Ｒゲー｝ ４１．４２と、フリッ
プフロツプ４３，４４，４５ ．インバータゲート４６
を備えており，ＯＲケート４１にはフリップフロップ１
１，１２．１３．１４のＱ出力が入力され，ＯＲゲート
４２にはフリップフロップ１５，１６，１７．１８のＱ
出力が入力される。フリノプフロツプ４６のＤ端子には
ＯＲゲート４１の出力が，フリップフロツブ４４のＤ端
子には７５Ｒゲート４２の出力が、それぞれ入力され、
フリップフロツプ４３．４４のＣＫ端子にはＣＫ７，Ｃ
Ｋ５がそれぞれ入力される。フリツプフロツプ４５のＤ
端子にはフリップフロツプ４３のｑ出力が入力され、Ｃ
Ｋ端子にはＣＫ５が入力される。
プフロツプ４３，４４，４５ ．インバータゲート４６
を備えており，ＯＲケート４１にはフリップフロップ１
１，１２．１３．１４のＱ出力が入力され，ＯＲゲート
４２にはフリップフロップ１５，１６，１７．１８のＱ
出力が入力される。フリノプフロツプ４６のＤ端子には
ＯＲゲート４１の出力が，フリップフロツブ４４のＤ端
子には７５Ｒゲート４２の出力が、それぞれ入力され、
フリップフロツプ４３．４４のＣＫ端子にはＣＫ７，Ｃ
Ｋ５がそれぞれ入力される。フリツプフロツプ４５のＤ
端子にはフリップフロツプ４３のｑ出力が入力され、Ｃ
Ｋ端子にはＣＫ５が入力される。
速度変換部５０はＡＮＩ）グー｝ ５１．５２と、ＯＲ
ゲート５６と，フリップフロソプ５４を備えており、Ａ
ＮＤゲート５１にはフリップフロツプ４５のＱ出力とＣ
Ｋ５が入力され、ＡＮＤゲート５２にはフリノプフロツ
プ４４のＱ出力とＣＫ３の反転したものが入力され、δ
Ｒケート５３にはＡＮＤゲート５１．５２の出力が入力
され、フリップフロップ５４のＤ端子にはＯＲゲート５
３の出力が入力され、ＣＫ端子には該システムクロック
（ＣＫ１〜ＣＫ８）の２倍の速度のクロツク５ｃｘを入
力し、Ｑ出力より再生データが出力される。
ゲート５６と，フリップフロソプ５４を備えており、Ａ
ＮＤゲート５１にはフリップフロツプ４５のＱ出力とＣ
Ｋ５が入力され、ＡＮＤゲート５２にはフリノプフロツ
プ４４のＱ出力とＣＫ３の反転したものが入力され、δ
Ｒケート５３にはＡＮＤゲート５１．５２の出力が入力
され、フリップフロップ５４のＤ端子にはＯＲゲート５
３の出力が入力され、ＣＫ端子には該システムクロック
（ＣＫ１〜ＣＫ８）の２倍の速度のクロツク５ｃｘを入
力し、Ｑ出力より再生データが出力される。
第２図は１／８づつ位相が異なり、入カデータ信号速度
２ Ｓ ｂ／ｓに対しＳＨｚの速度を持つ８相のクロッ
クをシステムクロノクより得るためのクロック・ ９ 作成回路を示したものであり、６１はシステムクロック
より、システムクロック速度２ＳＨｚの１／２の速度Ｓ
Ｈｚのクロックを得る為の７リップ７ロップであり，
６２，６５．６４はフリップフロップ６１で得たＳＨｚ
のクロックをその周期の’／ｓ （ ４５°）遅延させ
るための遅延素子であり， ６５，６６，６７．６８は
インバータである。
２ Ｓ ｂ／ｓに対しＳＨｚの速度を持つ８相のクロッ
クをシステムクロノクより得るためのクロック・ ９ 作成回路を示したものであり、６１はシステムクロック
より、システムクロック速度２ＳＨｚの１／２の速度Ｓ
Ｈｚのクロックを得る為の７リップ７ロップであり，
６２，６５．６４はフリップフロップ６１で得たＳＨｚ
のクロックをその周期の’／ｓ （ ４５°）遅延させ
るための遅延素子であり， ６５，６６，６７．６８は
インバータである。
次に上述した構成のビット位相同期回路の動作を説明す
る。
る。
ビット同期回路起動時、第３図のタイムチャートに示す
リセット信号ＲＥＳとセット信号ＳＥＴが入力される。
リセット信号ＲＥＳとセット信号ＳＥＴが入力される。
ＲＥＳによりフリップフロ２プ２０９，２１０，２１１
，２１２がリセットされ、Ｑ出力Ｓ１，Ｓ２，Ｓ３，Ｓ
４がＬとなる。また、これによりＯＲゲー｝ ２０５，
２０６，２０７ ， ２０８の片方の入力がＬとなるの
で、クロックＣＫＢ ． ＣＫ１， ＣＫ２ ， ＣＫ
３がそれぞれフリップフロップ２０５，２０６，２０７
，２０８に供給される。そして，ＲＥＳが再びＨになっ
た時点からフリップフロップはデータの取り込み可能と
なる。一方、ＲＥＳと同時にＳＥＴが再生クロック選択
回路に入力される。このＳＥＴによりクロック選択信号
ｃ１．Ｃ２，ｃｓ，ｃ４がＨとなり、フリップフロップ
１１，１２，１３，１４，１５，１６，１７，１８０Ｒ
端子がＩとなり、全てが動作状態となる。検出はＲＥＳ
の立上りからＳＥＴがＨの間行われる。
，２１２がリセットされ、Ｑ出力Ｓ１，Ｓ２，Ｓ３，Ｓ
４がＬとなる。また、これによりＯＲゲー｝ ２０５，
２０６，２０７ ， ２０８の片方の入力がＬとなるの
で、クロックＣＫＢ ． ＣＫ１， ＣＫ２ ， ＣＫ
３がそれぞれフリップフロップ２０５，２０６，２０７
，２０８に供給される。そして，ＲＥＳが再びＨになっ
た時点からフリップフロップはデータの取り込み可能と
なる。一方、ＲＥＳと同時にＳＥＴが再生クロック選択
回路に入力される。このＳＥＴによりクロック選択信号
ｃ１．Ｃ２，ｃｓ，ｃ４がＨとなり、フリップフロップ
１１，１２，１３，１４，１５，１６，１７，１８０Ｒ
端子がＩとなり、全てが動作状態となる。検出はＲＥＳ
の立上りからＳＥＴがＨの間行われる。
ラッチ部１０のフリップフロツプ１１ ．１２，１３，
１４，１５，ＩＳ，１７．１８は入力データ信号を４５
°ずつ位相の異なるクロックＣＫ１， ＣＫ２ ． Ｃ
Ｋ”＋ ， ＣＫ４ ．．ＣＫ５ ，ＣＫ６，ＣＫ７，
ＣＫ８の立上りでラッチする。フリップフロップ１１と
１２ ． １２と１３ ． １３と１４．１４と１５で
ラッチされた結果を、ＥＸＯＲゲート２０１，２０２，
２０３．２０４に入力することによって比較する。これ
により入力データの変化点が、どのクロツクとどのクロ
ックの間であるかを検出することができる。
１４，１５，ＩＳ，１７．１８は入力データ信号を４５
°ずつ位相の異なるクロックＣＫ１， ＣＫ２ ． Ｃ
Ｋ”＋ ， ＣＫ４ ．．ＣＫ５ ，ＣＫ６，ＣＫ７，
ＣＫ８の立上りでラッチする。フリップフロップ１１と
１２ ． １２と１３ ． １３と１４．１４と１５で
ラッチされた結果を、ＥＸＯＲゲート２０１，２０２，
２０３．２０４に入力することによって比較する。これ
により入力データの変化点が、どのクロツクとどのクロ
ックの間であるかを検出することができる。
フリップフロップ２０９，２１０，２１１ ，２１２は
、検出結果をそれぞれＣＫ’８ ， ＣＫ１， ＣＫ２
， ＣＫ３でラッチする。
、検出結果をそれぞれＣＫ’８ ， ＣＫ１， ＣＫ２
， ＣＫ３でラッチする。
フリップフロップ２０９，２１０，２１１ ，２１２は
，データ変化をラッチするとそのＱ出力がＨとなるため
それに接続されている６Ｒゲートの片方の入力がＨとな
り その出力がＨで固定され、そのＯＲゲートに接続さ
れるフリップフロップにクロックが供給されなくなり、
Ｑ出力がＩで保持される。今、位相検出状態中、ＣＫ１
とＣＫ２０間に入力データ信号の変化点がある場合につ
いて第４図のタイムチャートを用い説明する。
，データ変化をラッチするとそのＱ出力がＨとなるため
それに接続されている６Ｒゲートの片方の入力がＨとな
り その出力がＨで固定され、そのＯＲゲートに接続さ
れるフリップフロップにクロックが供給されなくなり、
Ｑ出力がＩで保持される。今、位相検出状態中、ＣＫ１
とＣＫ２０間に入力データ信号の変化点がある場合につ
いて第４図のタイムチャートを用い説明する。
入力データ信号はフリップフロップ１１にＣＫ１により
取り込まれ（出力はＬとなる。次に入力データ信号はフ
リップフロップ１２にＣＫ２により取り込まれるがデー
タの変化点がこの間にあった為、ｑ出力はＨとなる。こ
の結果をＥＸＯＲゲート２０１の出力はＨとなる。フリ
ップフロップ２０９は、このＨをＣＫ８により取り込み
その結果を保持する。
取り込まれ（出力はＬとなる。次に入力データ信号はフ
リップフロップ１２にＣＫ２により取り込まれるがデー
タの変化点がこの間にあった為、ｑ出力はＨとなる。こ
の結果をＥＸＯＲゲート２０１の出力はＨとなる。フリ
ップフロップ２０９は、このＨをＣＫ８により取り込み
その結果を保持する。
タイムチャートを見れば判かるとおり、ＥＸＯＲ２０１
の出力パルス幅は、最低でも入カデータ幅の７／４とな
り，フリップフロップ２０９によりこのパルスをラッチ
するに充分なパルス幅を持つことが出来る。
の出力パルス幅は、最低でも入カデータ幅の７／４とな
り，フリップフロップ２０９によりこのパルスをラッチ
するに充分なパルス幅を持つことが出来る。
再生クロック選択部３０は、検出部２０の出力Ｓ１，Ｓ
２ ， Ｓ５ ， Ｓ４より第８図に示す再生クロック
選択論理表に従い再生クロックを選択する。選択結果は
再生クロック信号Ｃ１，Ｃ２，Ｃ５，Ｃ４として出力さ
れる。選択されたＣｘ以外の出力はＬとなり，各々対応
するフリップフロップの出力ＱをＬに固定する。
２ ， Ｓ５ ， Ｓ４より第８図に示す再生クロック
選択論理表に従い再生クロックを選択する。選択結果は
再生クロック信号Ｃ１，Ｃ２，Ｃ５，Ｃ４として出力さ
れる。選択されたＣｘ以外の出力はＬとなり，各々対応
するフリップフロップの出力ＱをＬに固定する。
次に再生クロックとして選択されたクロツクにより入力
データ信号が再生される過程を第６図のタイムチャート
を用いて説明する。この場合選択クロックとしてＣＫ５
．ＣＫ７が選ばれている。選択されたクロックＣＫ’５
，ＣＫ７により入力データ信号はフリップフロップ１５
．１７において交互に再生される。このことにより入力
データ信号は１／２速度の２ビットパラレルのデータと
なる。第７図は再生クロックとしてＣＫ１，ＣＫ２，Ｃ
Ｋ３，ＣＫ４が各々選ばれた場合の６Ｒゲート４１の出
力の位相を示している。図中に示すとおり４つの異なる
位相を持つ５Ｒゲート４１の出力をセットアップタイム
，ホールドタイムを考慮しても同一クロツクで打ち抜け
る安定領域が広く存在する。従ってフリツプフロップ４
３において、ＣＫ７を用いてデータを位相同期を行うこ
とができる。６Ｒゲート４２とフリップフロップ４４に
おいても同様である。フリツプフロ・ １４ ・ ップ４６のＱ出力は、フリップフロップ４５においてＣ
Ｋ５で再び打ち直され、フリップフロップ４４のＱ出力
と同位相となる。フリップフロップ４５．４４のＱ出力
はＡＮＤゲー｝５１．５２において交互に出力され、δ
Ｒゲート５３を通りフリップフロップ５４に入力され、
ここでシステムクロックＯＣＫによって再び信号速度２
Ｓ ｂ／ｚのシリアルデータとして出力される。
データ信号が再生される過程を第６図のタイムチャート
を用いて説明する。この場合選択クロックとしてＣＫ５
．ＣＫ７が選ばれている。選択されたクロックＣＫ’５
，ＣＫ７により入力データ信号はフリップフロップ１５
．１７において交互に再生される。このことにより入力
データ信号は１／２速度の２ビットパラレルのデータと
なる。第７図は再生クロックとしてＣＫ１，ＣＫ２，Ｃ
Ｋ３，ＣＫ４が各々選ばれた場合の６Ｒゲート４１の出
力の位相を示している。図中に示すとおり４つの異なる
位相を持つ５Ｒゲート４１の出力をセットアップタイム
，ホールドタイムを考慮しても同一クロツクで打ち抜け
る安定領域が広く存在する。従ってフリツプフロップ４
３において、ＣＫ７を用いてデータを位相同期を行うこ
とができる。６Ｒゲート４２とフリップフロップ４４に
おいても同様である。フリツプフロ・ １４ ・ ップ４６のＱ出力は、フリップフロップ４５においてＣ
Ｋ５で再び打ち直され、フリップフロップ４４のＱ出力
と同位相となる。フリップフロップ４５．４４のＱ出力
はＡＮＤゲー｝５１．５２において交互に出力され、δ
Ｒゲート５３を通りフリップフロップ５４に入力され、
ここでシステムクロックＯＣＫによって再び信号速度２
Ｓ ｂ／ｚのシリアルデータとして出力される。
本実施例によれば、ビット位相同期回路を複数個取り入
れてＬＳＩ化する際、クロック分配部を共通化すること
によって、消費電力の少ない，高速動作に対し動作マー
ジンのあるビット位相同期回路を提供することができる
。
れてＬＳＩ化する際、クロック分配部を共通化すること
によって、消費電力の少ない，高速動作に対し動作マー
ジンのあるビット位相同期回路を提供することができる
。
なお、以上の実施例では入力データ信号速度の１／２の
速度のクロツクを用いて、２ビットパラレルのデータ信
号を作成しているが、クロックの速度は１／２に限らず
任意の値（１／ｍ）としてよい。
速度のクロツクを用いて、２ビットパラレルのデータ信
号を作成しているが、クロックの速度は１／２に限らず
任意の値（１／ｍ）としてよい。
また、本発明で速度変換部は必ずしも必要なくこれを除
削してｍビットパラレルの同期信号とし〔発明の効果〕 本発明によれば、クロノクの動作速度を１／２にするこ
とにより、パルス幅を広げることができるので、動作マ
ージンの大きいＬＳＩ化に適したビット同期回路を提供
できる。
削してｍビットパラレルの同期信号とし〔発明の効果〕 本発明によれば、クロノクの動作速度を１／２にするこ
とにより、パルス幅を広げることができるので、動作マ
ージンの大きいＬＳＩ化に適したビット同期回路を提供
できる。
第１図は本発明の一実施例に係るビット位相同期回路の
構成図、第２図はクロック作成回路の構成図，第３図．
第４図，第６図及び第７図は、第１図に示すビット位相
同期回路の動作を説明するタイムチャート、第８図は再
生クロック選択論理を示す図、第５図は従来技術の問題
点を説明する図、第９図，第１０図は従来技術を説明す
る図である。
構成図、第２図はクロック作成回路の構成図，第３図．
第４図，第６図及び第７図は、第１図に示すビット位相
同期回路の動作を説明するタイムチャート、第８図は再
生クロック選択論理を示す図、第５図は従来技術の問題
点を説明する図、第９図，第１０図は従来技術を説明す
る図である。
Claims (1)
- 【特許請求の範囲】 １、任意の位相で入力するデータ信号を一定のシステム
クロックにより位相同期させるビット位相同期回路にお
いて、互いに位相の異なる１種のクロックにより、任意
の位相で入力するデータ信号を交互にラッチし、入力す
るデータ信号を速度１／ｍのｍビットパラレルのデータ
信号とするｍ×ｎ個のラッチ部と、ラッチ部からの出力
よりデータ信号の変化位相の検出を一定時間行い、デー
タ信号の変化位相を記憶する検出部と該検出部からのデ
ータ信号の変化位相の記憶内容より前記の互いに位相の
異なる１種のクロックの中からデータ信号の再生を行う
再生クロックを選択する再生クロック選択回路と、該再
生クロックにより再生されたデータ信号を特定の位相に
同期させる位相同期部と、位相同期部においてｍビット
パラレルの信号にされた入力信号を、再び元の速度のシ
リアルデータに変換する速度変換部とを備えることを特
徴とするビット位相同期回路。 ２、請求項１記載のビット同期回路において、速度変換
部を備えず、任意の位相で入力するデータ信号をｍビッ
トパラレルの同期信号として出力することを特徴とする
ビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056462A JPH02237240A (ja) | 1989-03-10 | 1989-03-10 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056462A JPH02237240A (ja) | 1989-03-10 | 1989-03-10 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237240A true JPH02237240A (ja) | 1990-09-19 |
Family
ID=13027768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056462A Pending JPH02237240A (ja) | 1989-03-10 | 1989-03-10 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311763B1 (ko) * | 1997-05-21 | 2001-11-15 | 아끼쿠사 나오유끼 | 직렬/병렬변환회로 |
-
1989
- 1989-03-10 JP JP1056462A patent/JPH02237240A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311763B1 (ko) * | 1997-05-21 | 2001-11-15 | 아끼쿠사 나오유끼 | 직렬/병렬변환회로 |
| US6339387B1 (en) | 1997-05-21 | 2002-01-15 | Fujitsu Limited | Serial/parallel converter |
| US6373414B2 (en) | 1997-05-21 | 2002-04-16 | Fujitsu Limited | Serial/parallel converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5623223A (en) | Glitchless clock switching circuit | |
| JPH0227811A (ja) | ステート・マシン | |
| JPH04341013A (ja) | 同期回路 | |
| AU616217B2 (en) | Two-stage synchronizer | |
| JPH08506951A (ja) | シングルエンド型パルス・ゲート回路 | |
| JPH02237240A (ja) | ビット位相同期回路 | |
| US5754835A (en) | Source synchronized data transmission circuit | |
| JPH0590970A (ja) | Ｃｍｉエンコーダ回路 | |
| JPH0865173A (ja) | パラレルシリアル変換回路 | |
| KR100418017B1 (ko) | 데이터 및 클럭 복원회로 | |
| JP4000472B2 (ja) | 位相比較器 | |
| US12105144B2 (en) | Semiconductor device and method for generating test pulse signals | |
| JP2590186B2 (ja) | ビット位相同期回路 | |
| KR100366793B1 (ko) | 쉬프트 레지스터를 이용한 펄스열 생성장치 | |
| JPS6253539A (ja) | フレ−ム同期方式 | |
| JP2715550B2 (ja) | 位相同期回路 | |
| JPH03282805A (ja) | クロック信号切換回路 | |
| JP2827517B2 (ja) | 位相同期回路 | |
| JP2982138B2 (ja) | ビット位相同期回路 | |
| KR960006466B1 (ko) | 전송시스템의 데이타 리타이밍회로 | |
| JPH0438017A (ja) | シリアル‐パラレル変換回路 | |
| KR950008462B1 (ko) | 디지틀 비트 동기 장치 | |
| JPH0722915Y2 (ja) | デジタル自動最適位相同期回路 | |
| JPS63169845A (ja) | 外部タイミング方式 | |
| JPH0820462B2 (ja) | 方向検出装置 |