JPS6079431A - プログラマブルコントローラのパイプライン処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はプログラマブルコントローラ、特に高速、高機
能を必要とする制御に使用するに好適なプログラマブル
コントローラに関する。

〔発明の背景〕

プログラマブルコントローラとは、棟々のプラントを制
御する目的を持ち、論理演算を行うシーケンサと数値演
算を行う演算手段とを兼ね具えたプログラマブルなコン
トローラを云う。ここで、プログラマブルとは、ユーザ
が処理手順（制御手植をも含む）を変更可能とするもの
との意である。

かかるプログラマブルコントローラでは、プラントとの
インターフェースは、プロセス入出力装置（ＰＩｌｏ）
によってなす。然るにＰ　Ｉｌｏ　は、シーケンサから
みた場合、アドレスが固定（Ｐ　Ｉ１０アドレスが与え
られている）化されているため、修飾（インデックス）
等の処理は少ない。一方、シーケンサではなく、一般的
な処理装置では、逆に修飾等の処理は多く、アドレスは
固定化されていない。ここで、修飾とは、命令（コマン
ド）の一部を構成するアドレス部をそのままアドレスと
して利用するのではなく、命令の一部を構成する修飾部
で指示するインデックス内容によってアドレス部を修飾
することを云う。この修飾は、一般にアドレス部とイン
デックス内容とを加算する処理を云う。

次に、以上を前提とした従来のプログラマブルコントロ
ーラを第１図に示す。このプログラマブルコントローラ
は、処理装＠（ＣＰＵ）　１　とプログラム格納用メモ
リ１２より成る。プロセス入出力装置（ＰＩｌｏ）１３
は、ＣＰｔＪｌとプロセスとのインターフェース手段で
ある。

プログラム格納用メモリ１２は、シーケンス用のプログ
ラムを格納する。このメモリ１２は、ＣＰＵＩのアクセ
スを受け、プログラムを構成する命令をＣＰＵ　１に出
力する。アクセスとは、プログラムカウンタ４でのプロ
グラム番号の受付けであり、ＣＰＵ１への命令の出力と
は、命令レジスタ１１に送出することを云う。

ｃｐｕｉは、発振回路２、制御回路３、プログラムカウ
ンタ４、修飾（インデックス）レジスタ５、スイッチ６
．８、演算回路７、アドレスレジスタ９、アキュムレー
タ１０、命令レジスタ１１より成る。

発振回路２ｉ′ｉ、基本クロックの発振源であり、種々
のタイミングの元となる。制御ｆ１１回路３は、各種の
制御源となす。この制御は、プログラムの解読によって
なす制御が主である。

プログラムカウンタ４は、制御回路３からのカウントア
ツプ信号（又はダウン信号）を受けて、次に必共とする
プログラムの街号を計数する。プログラムカウンタ４の
計数値は、ブログラノ・番号（命令番号）を指す。この
プログラム番号は、プログラムメモリ１２のアドレスを
直接に、又は間接に指示する。この直接指示とは、プロ
グラム番号がプログラムメモリ１２のアドレスそのもの
であることを意味し、間接指示とは、プログラム番号を
一部デコードを行いその出力がプログラムメモリ１２の
アドレスを指示することを意味する。

命令レジスタ１１は、プログラムカウンタ４のプログラ
ム番号に従ってプログラムメモリ１２から読出した命令
を一時記憶するレジスタである。

胱出し命令は、オペコードＯＰとインデックス部ＩＸ、
及びアドレス部ＡＤＤ几より＋１ｌｉｊる。

オペコードＯＰは制御回路３に送出さｉｔた後喧読され
、制御回路３は、そのｐ′ｉ靭・１色結果に従って必要
な制な１１を行う。スイッチ６と８とは制御回路３０制
（財）のもとに、１側か２１１１１かにオンする構成を
なす。スイッチ６を１側にオンさせた時は、アキュムレ
ータ１（）の内容を選択し、２　（Ｉｌｌにオンさせた
時はインデックスレジスタ５の内容を選択する。

スイッチ８を１１則にオンさせた時は、Ｐ■１０１３の
出力（オペランド）を選択し、２側にオンさせた時は命
令レジスタ１１のアドレス部Ａ　Ｉ）Ｄ　ＥＬを選択す
る。

インデックスレジスタ５は、インデックスＩＸをアドレ
スとするレジスタ群であり、この各１／ジスタはその修
飾すべき内容を格納しである。

演算回路７は、スイッチ６と８とからの選択出力を取込
み、制御回路３の制御のもとに種々の演算を行う。演算
内容は、加算、減算等がある。

演算回路７の演算内容がアドレス作成であればアドレス
レジスタ９に送られ、データ作成であればアキュムレー
タ１ｏに送られる。アドレスレジスタ９ば、ＰＩ１０１
３のアドレス（オペランド）指定用となる。

以上の従来例によれば、全ての命令がオペランドをレジ
スタ修飾アドレッシングモードで指すため、オペランド
、つまりＰＩ１０１３を読出すごとに番地計算が必要と
なる。ＰＩ１０１３の番地計算は、命令レジスタ１１の
アドレス部ＡＤＤ几の内容とインデックスレジスタ１５
で指示したインデックス内容を加える計算であり、この
結果がＰ　Ｉ１０アドレスとなる。

この番地計算のために、スイッチ６．８を設けて、ＰＩ
ｌｏｌ、３の番地計算時には、スイッチ８を２側、スイ
ッチ６を２側にオンし、演算回路７でＡＤＤ几とインデ
ックス内容との加算を行う。加算結果は、アドレスレジ
スタ９に送出される。

尚、命令のアドレス部ＡＤＤＲのみでオペランド番地を
指定したい場合、即ち、ダイレクトアドレッシングモー
ドに相当する場合には、予じめ“０”を書込んでなるレ
ジスタをインデックスレジスタ５に用意しておき、命令
のインデックス部Ｉ）ｌ：その番地に設定させておけば
よい。

かかる従来例によれば、演算回路７は、命令本来の演算
とオペランドの番地計算の２通りの演算を行うことを必
要とする。然るに、この２つの演算を演算回路が行うこ
とは、演算回路自体にとっては負担であり、ＣＰＵＩ全
体にとっても、処理速度向上のネックとなっていた。

〔発明の目的〕

本発明の目的は、処理速度の向上をはかつてなるプログ
ラマブルコントローラを提供するにある。

〔発明の概要〕

本発明は、命令からオペランドのレジスタ修飾７）−レ
ッシングモードとダイレクトアドレッシングモードとを
判別し、ダイレクトアドレッシングモードでは演算回路
を経由しないで直接オペランドをＷｅ出さしめた点にあ
る。これによって、演算回路の演算負４Ｈの軽減化をは
かれる。

〔発明の実施例〕 第２図は本発明の実施例図である。本実施例はＣＰＵＩ
と、プログラム格納用メモリ１２と、ＰＩ１０１３とよ
り成る。ＣＰＵＩは、発振回路２、制御回路３、プログ
ラムカウンタ４、インデックスレジスタ５、スイッチ６
．８、演算回路７、レジスタ９、アキュムレータ１０、
命令１７ジスタ１１．１８、スイッチ２７、オアゲート
２３゜２５、微分回路２４より成る。

第１図の従来例と異なる点は、命令の中にオペランド先
読み許可信号部Ｐ　ＯＦを設けたこと、命令レジスタ１
１の他に第２の命令レジスタ１８を設けたこと、データ
レジスタ２６を設けたこと、更に、メアゲー）２３．２
５、微分回路２４、スイッチ２７を設けた点にある６Ｐ
ＯＦは１ビツト構５２であり、′１”であればダイレク
トアドレッシングモードの命令であることを意味し、Ｐ
ＯＦが０”であればそうでない命令であることを意味す
る。

これ以外の構成安素は、第１図と同じ機能を持つつ以下
ｆｍ単に説明する。発振回路２は、基本クロックの発振
を行う。制ｍ１回路３は、命令レジスタ１８のオペコー
ド部ｏＰを取込み解抗し必要な制御のための各種信号を
出力する。このタイミングは発振回路２の基本クロック
に基づく。制御回路３は、この他に各種のｆｌ＋Ｕ？ｉ
１１機能を持つ。

プログラムカウンタ４は、プログラム番号（命令）の計
数を行う。この計数出力は直接又は間接にプログラム格
納用メモリ１２のアドレスをなす。

プログラム格納用メモＩＪ　１２は、プログラム（命令
）を格納してなり、プログラムカウンタ４の出力ニヨッ
テアクセスを受け、そのアクセスアドレスから所定のプ
ログラム（命令）を読出す。

命令レジスタ１１は、メモリ１２から「１ル出した命令
を一時格納する。命令は、オペコード部ＯＰ。

オペランド先読み許可信号部ＰＯＦ、インデックス部Ｉ
Ｘ、アドレス部ＡＤＤ几より成る。この命令レジスタ１
１の内容はレジスタ１８に送出されると共に、その一部
はスイッチ２７等の制御に使用される。

インデックスレジスタ５は、ｎ個のインデックスアドレ
スを持ち、このインデックスアドレスは命令レジスタ１
８のインデックス部ＩＸが指定する。インデックスレジ
スタ５の内容はインデックスデータが入っている。

アキュムレータ７は、スイッチ８とスイッチ６の選択出
力を取込み所定の演算を行う。アキュムレータ７ば、演
算回路７の出力を取込む。レジスタ９は演算回路７の出
力を取込む。スイッチ２７の出力は、ＰＩ１０１３に送
られる。更に、ＰＩ１０１３のオペランドはレジスタ２
６に送られ一時記憶される。

以上の構成で、プログラムカウンタ４、プログラム格納
用メモリ１２、命令レジスタ１１、ＰＩ１０１３、演算
回路７、レジスタ２６、アキュムレータ１０はそれぞれ
、並行して動作し、ある命令の演算中に次の命令のオペ
ランドを読出し、そして次の次の命令を読出すように動
作する。ｔ〔つて、各構成要素は遊ぶことなく動作して
いる。

以上の実施例で発明の中心となる動作について更に詳述
する。第３図はタイムチャートである。

発ＩＨ器２の発振クロック１００を基本クロックとして
いるものとする。今、プログラムカウンタ４かに番地の
命令を読出したとすると、次の演算終了信号１０４で命
令レジスタ１１はその読出し命令Ｉｋｋラッチする。命
令Ｉｋがダイレクトアドレッシングモードの命令である
とすると、命令Ｉｋのアドレスｆ’ｉｌｓ　ＡＤ　ＤＲ
が直接にＰ　Ｉｌｏ　アドレスとしてオペランド読出を
行う。この手順は、以下となる。、ＰＯＦ＝１により、
スイッチ２７を１１１（＋１にオンさせ、次いで命令レ
ジスタ１１のアドレス部ＡＤＤＲをこのスイッチ２７を
介してｌニー’ｌ１０１３に送シ、オペランド読出しを
行う。このＰ　ｌ１０１３から読出されたオペランドは
次の演算終了１５号１０４でレジスタ２６にラッチされ
る。これと同時に命令レジスタ１１の命令■には命令レ
ジスタ１８に移される。

命令レジスタ１８の内容の中でオペコード部ＯＰ及びＰ
ＯＦは制御回路３に送られ、制御回路３はこれを解読し
、演算回路７に対して演算動作指令１０３を力える。演
算回路７は、指令１０３を受けてレジスタ２６の内容と
アキュムレータ１０の内容との間で所定の演算を行い、
次の演算終了信号１０４でこの演算結果をアキュムレー
タ１０にランチさせる。

以上詳述したことから明らかなように、読出される命令
がダイレクトアドレッシングモードの命令であれば、演
算終了信号１０４を区切シに、次から次へと命令金泥れ
作動的に処理してゆくととになる。この処理の過程では
、演算回路７の処理内容は１つの命令で１回の演算でよ
い。

一方、レジスタ修飾アドレッシングモードの命令では、
ＰＯＦ−′０′″をなす。例えば、（ｋ＋１）番目の命
令がレジスタ修飾アドレッシングモードの命令である時
には、スイッチ２７は２側にオンとなる。そして最初の
基本クロックで次の演算終了信号ｌＯ４により、命令レ
ジスタ１８に入った命令Ｉｋ＋＋のオペコード部ＯＰ及
びＰＯＦ＝”Ｏ”とを制御回路３が解読する。この解読
の結果、制御回路３は番地計算指令１０５を出力し、ス
イッチ６及び８を２側にオンさせる。これにより、演算
回路７は命令レジスタ１８のＡＤＩ）几とインデックス
ＩＸの指令したレジスタ５の内容との加ｐとを行い番地
計算を行わせる。この計算結果は、番地計算指令１０５
の後縁でレジスタ９にラッチさせる。

次の基本クロック１００でＰＩ１０１３からのオペラン
ド読出しを行う。この間は演算回路７も休止している。

レジスタ修飾指令信号１０２は、命令■に弓を解’ｎｊ
Ｌ；　した結果として、番地泪ｑとこの期間の２クロッ
ク分、１”となっている。レジスタ修飾指令信号１０２
はオアゲート２３に入力し信号１０６となり、微分回路
２４は信号１０６の後縁で微分出力１０７を発生する。

この微分信号１０７によりオアゲート２５を介してレジ
スタ２６に、ＰＩ１０１３から読出したオペランドをラ
ッチさせる。次の基本クロックで命令本来の演算を実行
し、１命令分の処理を終了する。

以上の３クロツクの間、演算終了信号１０４は休止して
いるので、プログラムカウンタ４、命令レジスタ１１．
１８の動作も凍結され、次の動作に備えている。

尚、ＰＯＦ＝”Ｏ”の時には、オペランド必要とする命
令を示したが、オペランド不用な命令もある。

オペランドが必要か不用かは各命令のオペコードＯＰに
よって決まる故に、最終的には制御回路３がこの判定を
行う。

本実施例によれば、ダイレクトアドレツンングモードの
命令の場合には、命令読出しとオペランド読出しとに分
ｉｔて並行して処理可能となり、処理速度は従来に比し
て３倍向上できた。従って、演算回路７の負担も軽くな
った。

第４図は本発明の他の実施例図を示す。命令コードの中
に１．ＰＯＦを特別に設けずに、代ルニ、インデックス
部ＩＸＫＰＯＦを実質的に含ませることができる。従っ
て、インデックス部ＩＸをデコート−させるべくデコー
ダ２８を設けた。このデコード出力はオアゲート２３の
入力とすればよい。

この実施例では、プログラムの中にＰＯＦを持たなくて
よいとの利点を持つ。

第５１図は他の火雄側図金量す。本実施例は、共通バス
方式を使用した時のものである。プログラム格納用メモ
リ１２とＰＩ１０１３と全共通バス３７．３８に接続せ
しめている。共通バス３７はアドレスバス、共通バス３
８はデータバスである。

ＣＰｔＪ　ｌ内には、スイッチ２９．３０ｆ：設け、ス
イッチ２９は出力選択用であり、プログラムカウンタ４
のＦｉｔ　Ｓ；、Ｘ　＋直とスイッチ２７の出力との選
択を行い、スイッチ３０は入力選択用であり、データバ
ス上のデータを命令レジスタ１１に送出するか、レジス
タ２６に「ｔζ出するかの選択を行う。スイッチ２９．
３０の選択の制御は制？１ｆ１１回路３が行う。

プログラム格納用メモリ１２は、本来のメモリ１２Ａの
他にアドレス一致回路３１とスイッチ３２とを持つ。Ｐ
Ｉ１０１３は、本来のＰＩ１０１３Ａの他にアドレス一
致回路３３とスイッチ３４とを持つ。アドレス一致回路
３１と３３とは、アドレスバス３７よシ送られてくるア
ドレスがプログラム格納用メモリ１２のためのアドレス
か、Ｐ　ｌ１０用のアドレスかの区別を行い且つ該当す
るアドレスであればアクセスを行い月つスイッチ３２又
は３３をオンする機能を持つ。

第６図は、第５図の実施例のタイムチャートである。第
６図で、アドレスバス３７、データ・（ス３８は１．バ
ス切替信号１０８を用いて行っており、プログラムとＰ
　Ｉｌｏ　とを交互に読出ずため、プログラムカウンタ
４、命令レジスタ１１．１８、レジスタ２６、演算がす
べて基本クロックの２倍の周期で行うことになる。これ
以外の動作は、第３図と袈りない。

本実施例によると、第２図の実施例に比して処理速度が
遅くなる欠点を持つが、従来例に比しては１．５倍の処
理速度を得る利点を持つ。更に、ＣＰｔＪｌ、プログラ
ム格納用メモリ１２、ＰＩ１０１３１川のトータル接続
信号語数を減少させる利点を持つ。

〔発明の効果〕

本発明によれば、わずかな回路の追加で、処理速度を飛
躍的に向上させることができ／ζ。

図Ｕｌｌ　ノ１Ｙｌｊ　’Ｆ−Ａ　Ｑｋ　明第１図はＩ
／〔来例図、＠２図は本発明の実施例図、第３図はその
タイムチャート、第４図は本発明の他の実施例図、第５
図は本発明の更に池の実施例図、第６図はそのタイムチ
ャートを示す。

１・・・ＣＰＵ、２・・・発掘回路、３・・・１ｔｉｌ
Ｊ　ＩＩＬ１１回路、４・・・プログラムカウンタ（Ｐ
Ｃ）、５・・・インデックスレジスタ、６．８・・・ス
イッチ、７・・・演算回路（ＡＬＵ）、９・・・Ｐ　Ｉ
ｌｏ　アドレスバスタ（Ｉｏｘ−＋ｔ）、１０・・・ア
キュムレータ（ＡＣＣ）、１１．１　ｓ・・・命令レジ
スタ（Ｉ几）、２６・・・Ｐ　Ｉｌｏ　データレジスフ
（ＩＯＤＩも）、２７・・・スイッチ、２３．２５・・
・オアゲート、２４・・・微分回路、１２・・・プログ
ラム格納用メモリ、１３・・・プロセス入出力装Ｕ・￥
（Ｐ　ｌ１０）。

代理人　弁理士　秋本正美

Claims (1)

1. 【特許請求の範囲】 １、制御回路と演算回路とを持つ処理装置と、オペラン
   ドのアドレッシングモードとしてレジスタ修飾アドレッ
   シングモードをとる命令とダイレクトアドレッシングモ
   ードをとる命令とを持つプログラムを格納してなると共
   に、上記処理装置からの指定アドレスに従ってそのプロ
   グラム’ｆｆＲ成する命令を読出すプログラム格納用メ
   モリと、上記処理装置とプロセスとの間に介在し、両者
   の接続を行うと共に、上記処理装置からの指示アドレス
   に従って該当するオペランドを処理装置に出力するプロ
   セス入出力装置と、 より成ると共に、 上記処理装置は、上記メモリから読出した命令からレジ
   スタ修飾アドレッシングモードをとる命令かダイレクト
   アドレッシングモードをとる命令かの判別を行い、レジ
   スタ修飾アドレッシングモードをとる命令であれば、該
   命令を（１ｇ成するインデックス部に従ったインデック
   スをインデックスレジスタから読出し、該読出したイン
   デックスと上記命令を構成するアドレス部との加算を上
   記演算回路で行わせ該演算回路の出力を上記プロセス入
   出力装置にアドレスとして送出せしめ、ダイレクトアド
   レッシングモードをとる命令であれば、該命令を４Ｍ成
   するアドレス部を演算回路に入力させることなく直接に
   プロセス入出力装置にアドレスとして送出せしめると共
   に、上記制御回路は上記メモリから読出した命令のオペ
   コード部を取込み解読し処理装置内の必要な制御を行わ
   せてなる構成とするプログラマブルコントｏ　−ラ。 ２、上記命令は、その一部にレジスタ修飾アドレッシン
   グモードかダイレクトアトレンジングモードかの表示を
   行うコードを持ってなる特許請求の範囲第１項記載のプ
   ログラマブルコントローラ。 ３、上記命令はオペコード部に、レジスタ修＃ｉｊアド
   レシングモートかダイレクトアドレッシングモードかの
   表示を行うコードを含まぜてなる特、；’ｒ請求の範囲
   第１項記載のプログラマブルコントローラ。