JPH03282953A - デバイスセレクト回路付半導体装置 - Google Patents
デバイスセレクト回路付半導体装置Info
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- JPH03282953A JPH03282953A JP8422490A JP8422490A JPH03282953A JP H03282953 A JPH03282953 A JP H03282953A JP 8422490 A JP8422490 A JP 8422490A JP 8422490 A JP8422490 A JP 8422490A JP H03282953 A JPH03282953 A JP H03282953A
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- JP
- Japan
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- bus
- signal
- memory
- circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000010586 diagram Methods 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 6
- 101150103877 Selenom gene Proteins 0.000 description 5
- 102100023647 Selenoprotein M Human genes 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010187 selection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータシステムに関し、特にデ
バイスセレクト方式に関する。
バイスセレクト方式に関する。
近年マイクロプロセッサの性能は、プロセス技術等の改
良に伴い著しく向上し、このマイクロプロセッサを中心
にメモリおよび周辺入出力装置等から構成される規模の
大きなマイクロコンピュータシステムが構築されている
。通常この様なシステムでは、マイクロプロセッサとメ
モリおよび周辺入出力装置間にデバイスセレクト回路が
設置され、このデバイスセレクト回路により必要とする
メモリや周辺入出力装置を論理的に選択している。
良に伴い著しく向上し、このマイクロプロセッサを中心
にメモリおよび周辺入出力装置等から構成される規模の
大きなマイクロコンピュータシステムが構築されている
。通常この様なシステムでは、マイクロプロセッサとメ
モリおよび周辺入出力装置間にデバイスセレクト回路が
設置され、このデバイスセレクト回路により必要とする
メモリや周辺入出力装置を論理的に選択している。
第１２図はこの種のデバイスセレクト方式の従来例を示
す構成図、第１３図、第１４図は第１２図の従来例の動
作を示すタイミングチャートである。
す構成図、第１３図、第１４図は第１２図の従来例の動
作を示すタイミングチャートである。
マイクロプロセッサ７００（以下Ｍ Ｐ Ｕ ７００と
記す）は、データの読み出しタイミングを指定するロウ
アクティブなリード信号７００−２ （以下ＲＤ７０
０−２信号と記す）、データの書き込みタイミングを指
定するロウアクティブなライト信号７００−３（以下Ｗ
Ｒ７００−３と記す）を出力し、データの入出力処理
、演算処理およびマイクロコンピュータシステム全体の
制御を行う。メモリ７０１ 、７０２ 。
記す）は、データの読み出しタイミングを指定するロウ
アクティブなリード信号７００−２ （以下ＲＤ７０
０−２信号と記す）、データの書き込みタイミングを指
定するロウアクティブなライト信号７００−３（以下Ｗ
Ｒ７００−３と記す）を出力し、データの入出力処理
、演算処理およびマイクロコンピュータシステム全体の
制御を行う。メモリ７０１ 、７０２ 。
７０３ 、７０４は、Ｍ Ｐ Ｕ２Ｏ５が処理するデー
タ及びプログラムを格納する。ラッチ回路７０５はＭＰ
Ｕ７００からのアドレス情報をラッチする。デバイスセ
レクト回路７０６は、論理ゲートの組合せから成る固定
的な回路であって、アドレス情報をデコードしてセレク
トするメモリに対してだけチップセレクト信号（以下Ｃ
８信号７０６−１〜７０６−４と記す）７０６−１〜７
０６−４をアクティブにする。アドレスデータバス７０
７（以下ＡＤババス０７と記１＞はＭＰ Ｕ ７００と
ラッチ回路７０５とメモリ７０１ 、７０２ 。
タ及びプログラムを格納する。ラッチ回路７０５はＭＰ
Ｕ７００からのアドレス情報をラッチする。デバイスセ
レクト回路７０６は、論理ゲートの組合せから成る固定
的な回路であって、アドレス情報をデコードしてセレク
トするメモリに対してだけチップセレクト信号（以下Ｃ
８信号７０６−１〜７０６−４と記す）７０６−１〜７
０６−４をアクティブにする。アドレスデータバス７０
７（以下ＡＤババス０７と記１＞はＭＰ Ｕ ７００と
ラッチ回路７０５とメモリ７０１ 、７０２ 。
７０３ 、７０４とを接続し、アドレスバス７０８（以
下Ａバス７０８と記す）はラッチ回路７０５とデバイス
セレクト回路７０６とメモリ７０１ 、７０２ 、７０
３ 。
下Ａバス７０８と記す）はラッチ回路７０５とデバイス
セレクト回路７０６とメモリ７０１ 、７０２ 、７０
３ 。
７０４とを接続している。
次に、第１２図の従来例の動作について第１３図、第１
４図を参照して説明する。
４図を参照して説明する。
（１） Ｍ Ｐ Ｕ ７００がメモリ７０１ 、７０２
、７０３ 、７０４からデータを読み出す場合（第１
３図）。
、７０３ 、７０４からデータを読み出す場合（第１
３図）。
Ｍ Ｐ Ｕ ７００は、リード処理におけるタイミング
Ｔ１の前縁でＡ Ｌ Ｅ信号７００−１を立ち上げる。
Ｔ１の前縁でＡ Ｌ Ｅ信号７００−１を立ち上げる。
次に、Ｍ Ｐ Ｕ ７００は、タイミングＴ１の後半で
アドレス情報をＡＤバス７０７に出力する。その後タイ
ミングＴ１の後縁でＡＬＥ信号７００−１を立ち下げる
。デバイスセレクト回路７０６はＡバス７０８のアドレ
ス情報に基づき所定Ｃ８信号をアクティブにする。タイ
ミングＴ３の期間出力されるＲＤ信号７００−２は、Ｃ
Ｓ値号７０６−１〜７０６−４がアクティブなメモリに
対してのみ有効となり、このメモリはへバス７０８のア
ドレス情報の指すアドレスのデータをＡＤバス７０７に
出力する。Ｍｐ ｔＪ ７００は、ＡＤバス７０７に出
力されたデータが有効になるタイミングＴ３の期間の所
定のタイミングでＡＤバス７０７のデータを取り込む。
アドレス情報をＡＤバス７０７に出力する。その後タイ
ミングＴ１の後縁でＡＬＥ信号７００−１を立ち下げる
。デバイスセレクト回路７０６はＡバス７０８のアドレ
ス情報に基づき所定Ｃ８信号をアクティブにする。タイ
ミングＴ３の期間出力されるＲＤ信号７００−２は、Ｃ
Ｓ値号７０６−１〜７０６−４がアクティブなメモリに
対してのみ有効となり、このメモリはへバス７０８のア
ドレス情報の指すアドレスのデータをＡＤバス７０７に
出力する。Ｍｐ ｔＪ ７００は、ＡＤバス７０７に出
力されたデータが有効になるタイミングＴ３の期間の所
定のタイミングでＡＤバス７０７のデータを取り込む。
（２） Ｍ Ｐ Ｕ ７００がメモリ７０１ 、７０２
、７０３ 、７０４にデータを書き込む場合（第１４
図）。
、７０３ 、７０４にデータを書き込む場合（第１４
図）。
ＭＰＵ７００は、ライト処理におけるタイミングＴ１の
前縁でＡＬＥ信号７０Ｇ−１を立ち上げる。次に、タイ
ミングＴ１の後半でＡＤバス７０７にアドレス情報を出
力する。その後タイミングＴ１の後縁でＡＬＥ信号７０
０−１信号を立ち下げる、ＭＰＵ７００は−［２タイミ
ングの後半でＡＤバス７０７にデータを出力する。セレ
クト回路７０６はＡバス１０８上のアドレス情報に基づ
き所定のＯ８信号をアクティブにする。タイミングＴ３
の期間出力されるＷＲ信号７００−３はＣ８信号７０６
−１〜７０６−４がアクティブなメモリに対してのみ有
効となる。ＭＰＵ７００は、このメモリに対して、Ａバ
ス７０８のアドレス情報の指すアドレスにＡＤババス０
７のデータをＷＲ信号７００−３の立ち上りエッヂに同
期して書き込む。
前縁でＡＬＥ信号７０Ｇ−１を立ち上げる。次に、タイ
ミングＴ１の後半でＡＤバス７０７にアドレス情報を出
力する。その後タイミングＴ１の後縁でＡＬＥ信号７０
０−１信号を立ち下げる、ＭＰＵ７００は−［２タイミ
ングの後半でＡＤバス７０７にデータを出力する。セレ
クト回路７０６はＡバス１０８上のアドレス情報に基づ
き所定のＯ８信号をアクティブにする。タイミングＴ３
の期間出力されるＷＲ信号７００−３はＣ８信号７０６
−１〜７０６−４がアクティブなメモリに対してのみ有
効となる。ＭＰＵ７００は、このメモリに対して、Ａバ
ス７０８のアドレス情報の指すアドレスにＡＤババス０
７のデータをＷＲ信号７００−３の立ち上りエッヂに同
期して書き込む。
上述した従来のデバイスセレクト方式は、ＭＰＵ７００
とメモリおよび周辺入出力装置の間に設けられたデバイ
スセレクト回路７０６によって行なわれており、使用す
るメモリおよび周辺入出力装置の数が増加するとデバイ
スセレクト回路７０６を構成するデコーダ、ラッチ、ド
ライバ等の多くの付加ハードウェアを必要とするため、
システムの経済効率を損なうとともに、部品点数の増加
による信頼性の低下を引き起す欠点があり、セレクト回
路７０６は、基板上に固定された回路であるので、回路
の一部に変更や追加が必要な場合、たとえばメモリの増
設のためのラッチ、デコーダの追加や、デバイスの割り
付はアドレスを別のアドレスに移すためのデコーダの変
更が必要な場合、回路の追加変更が容易にできないとい
う欠点もある。
とメモリおよび周辺入出力装置の間に設けられたデバイ
スセレクト回路７０６によって行なわれており、使用す
るメモリおよび周辺入出力装置の数が増加するとデバイ
スセレクト回路７０６を構成するデコーダ、ラッチ、ド
ライバ等の多くの付加ハードウェアを必要とするため、
システムの経済効率を損なうとともに、部品点数の増加
による信頼性の低下を引き起す欠点があり、セレクト回
路７０６は、基板上に固定された回路であるので、回路
の一部に変更や追加が必要な場合、たとえばメモリの増
設のためのラッチ、デコーダの追加や、デバイスの割り
付はアドレスを別のアドレスに移すためのデコーダの変
更が必要な場合、回路の追加変更が容易にできないとい
う欠点もある。
本発明のデバイスセレクト回路付半導体装置は、少くと
も書き換え可能な不揮発性メモリを含むメモリ部を有す
る半導体装置において、デバイスセレクト情報を保持す
るための参照アドレスレジスタと、 イニシャル時に予め設定されたデバイスセレクト情報を
参照アドレスレジスタに保持させるアドレスレジスタ制
御回路と、 前記半導体装置を選択するためのマイクロプロセッサか
らのアドレス情報を保持するアドレス保持回路と、 参照アドレスレジスタとアドレス保持回路とが保持した
データを比較し、一致したときは、一致信号を出力する
比較回路と、 比較回路が一致信号を出力すると、アドレス保持回路が
保持しているアドレス情報に該当する前記メモリ部のア
ドレスにマイクロプロセッサがアクセスできるようにさ
せるバス制御部とを有する。
も書き換え可能な不揮発性メモリを含むメモリ部を有す
る半導体装置において、デバイスセレクト情報を保持す
るための参照アドレスレジスタと、 イニシャル時に予め設定されたデバイスセレクト情報を
参照アドレスレジスタに保持させるアドレスレジスタ制
御回路と、 前記半導体装置を選択するためのマイクロプロセッサか
らのアドレス情報を保持するアドレス保持回路と、 参照アドレスレジスタとアドレス保持回路とが保持した
データを比較し、一致したときは、一致信号を出力する
比較回路と、 比較回路が一致信号を出力すると、アドレス保持回路が
保持しているアドレス情報に該当する前記メモリ部のア
ドレスにマイクロプロセッサがアクセスできるようにさ
せるバス制御部とを有する。
半導体装置がセレクト回路を内蔵しているので、参照ア
ドレスをセレクト回路に設定することにより、マイクロ
プロセッサから該当する半導体装置を容易に選択するこ
とができ、選択のためのラッチ、デコーダ、ドライバー
等の付加ハードウェアが不要となり、マイクロプロセッ
サとメモリとをダイレクトに接続し、非常にコンパクト
なシステム構成が可能となる。
ドレスをセレクト回路に設定することにより、マイクロ
プロセッサから該当する半導体装置を容易に選択するこ
とができ、選択のためのラッチ、デコーダ、ドライバー
等の付加ハードウェアが不要となり、マイクロプロセッ
サとメモリとをダイレクトに接続し、非常にコンパクト
なシステム構成が可能となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデバイスセレクト回路付半導体装置の
第１の実施例であるメモリ１０１ 、１０２ 。
第１の実施例であるメモリ１０１ 、１０２ 。
１０３ 、１０４が用いられているコンピュータシステ
ムを示すブロック図、第２図は第１図のメモリ１０１を
詳細に示すブロック図、第３図は第２図のＰ ＲＯＭ
１０１−１の機能を示す説明図、第４図、第５図は第１
図のメモリ１０１の動作を示すタイミングチャートであ
る。
ムを示すブロック図、第２図は第１図のメモリ１０１を
詳細に示すブロック図、第３図は第２図のＰ ＲＯＭ
１０１−１の機能を示す説明図、第４図、第５図は第１
図のメモリ１０１の動作を示すタイミングチャートであ
る。
マイクロプロセッサ１００（以下Ｍ Ｐ ＬＪ １００
と記す）はＲＥＳＥＴ信号１０７によりイニシャライズ
され、アドレスラッチイネーブル信号１００−１ （
以下ＡＬＥ信号１００−１と記す）、リード信号１００
−２ （以下ＲＤ倍信号００−２と記す）、ライト信
号１００−３ （以下ＷＲ信号１００−３と記す）を
出力し、アドレスデータバス１０６（以下ＡＤババス０
６と記す）にアドレスを出力してメモリ１０１ 、１０
２ 、１０３ 、１０４にアクセスし、ＡＤババス０６
を介してメモリ１０１゜１０２ 、１０３ 、１０４と
データの授受を行う。
と記す）はＲＥＳＥＴ信号１０７によりイニシャライズ
され、アドレスラッチイネーブル信号１００−１ （
以下ＡＬＥ信号１００−１と記す）、リード信号１００
−２ （以下ＲＤ倍信号００−２と記す）、ライト信
号１００−３ （以下ＷＲ信号１００−３と記す）を
出力し、アドレスデータバス１０６（以下ＡＤババス０
６と記す）にアドレスを出力してメモリ１０１ 、１０
２ 、１０３ 、１０４にアクセスし、ＡＤババス０６
を介してメモリ１０１゜１０２ 、１０３ 、１０４と
データの授受を行う。
本実施例においてメモリ１０１ 、１０２ 、１０３
。
。
１０４は同様な構成をしているので、メモリ１０１につ
いて第２図、第３図を参照して説明する。
いて第２図、第３図を参照して説明する。
書き換え可能な読み出し専用メモリ１０１−１ （以
下Ｐ ＲＯＭ １０１−１と記す）は、Ｍ Ｐ Ｕ １
０Ｇが実行するブＯグラムを格納しているプログラム格
納領域と、デバイスセレクト情報を格納しているデバイ
スセレクト情報格納領域とを有する（第３図（ａ））、
レジスタ１０１−２ （以下Ａ Ｒ１０１−２と記す
）は、デバイスセレクト情報をマイクロコンピュータシ
ステムの動作中保持する。ＡＲ制御回路１０１−７はＦ
ＲＯＭ １０１−１の保持するデバイスセレクト情報
のＡ Ｒ１０１−２への転送をｔｉＩｌｍする。アドレ
スラッチ１０１−３ （以下Ａ １１０１−３と記す
）は、ＡＤババス０６のアドレス情報をラッチする。−
数回路１０１−１は、Ａ Ｒ１０１−２の保持する内容
とＡＬｌｏｌ−３にラッチされたアドレス情報との比較
を行い、一致を検出した場合のみ、セレクト信号１０１
−６（以下ＳＥＬ信号１０１−６と記す）をアクティブ
にする。ＳＥＬ信号１０１−６がアクティブの時、内部
データバス１０１−８ （以下ＭＤババス０１−８と
記す）とＡＤババス０６との間のデータの授受を制御す
るバス１１１１１０部１０１−９を有する。マイクロコ
ンピュータがアクセスできるのはＦ ＲＯＭ １０１−
１のプログラム格納領域（第３図（ｂ））である。
下Ｐ ＲＯＭ １０１−１と記す）は、Ｍ Ｐ Ｕ １
０Ｇが実行するブＯグラムを格納しているプログラム格
納領域と、デバイスセレクト情報を格納しているデバイ
スセレクト情報格納領域とを有する（第３図（ａ））、
レジスタ１０１−２ （以下Ａ Ｒ１０１−２と記す
）は、デバイスセレクト情報をマイクロコンピュータシ
ステムの動作中保持する。ＡＲ制御回路１０１−７はＦ
ＲＯＭ １０１−１の保持するデバイスセレクト情報
のＡ Ｒ１０１−２への転送をｔｉＩｌｍする。アドレ
スラッチ１０１−３ （以下Ａ １１０１−３と記す
）は、ＡＤババス０６のアドレス情報をラッチする。−
数回路１０１−１は、Ａ Ｒ１０１−２の保持する内容
とＡＬｌｏｌ−３にラッチされたアドレス情報との比較
を行い、一致を検出した場合のみ、セレクト信号１０１
−６（以下ＳＥＬ信号１０１−６と記す）をアクティブ
にする。ＳＥＬ信号１０１−６がアクティブの時、内部
データバス１０１−８ （以下ＭＤババス０１−８と
記す）とＡＤババス０６との間のデータの授受を制御す
るバス１１１１１０部１０１−９を有する。マイクロコ
ンピュータがアクセスできるのはＦ ＲＯＭ １０１−
１のプログラム格納領域（第３図（ｂ））である。
次に、第１図の実施例のメモリ１０１の動作について第
４図、第５図、第６図を参照して説明する。
４図、第５図、第６図を参照して説明する。
（１） Ｐ ＲＯＭ １０１−１が保持するデバイスセ
レクト情報のＡ Ｒ１０１−２への転送（第４図）。
レクト情報のＡ Ｒ１０１−２への転送（第４図）。
アクティブＯつであるＲＥＳＥＴ信号１０７が時刻ｔｏ
から時刻ｔ１までの期間Ｔでロウになると、Ｍ Ｐ Ｕ
１００とメモリ１０１ 、１０２ 、１０３ 、１０
４はイニシャライズされる。期間■において、Ａ Ｒｌ
ｌ１ｌｌ ｉｌ１回路１０１−７はＭＡババス０１−４
にデバイスセレクト情報を保持しているｐ ＲＯＭ １
０１−１内のデバイスセレクト情報格納領域のアドレス
を出力する。これに同期して、ＭＤババス０１−８にデ
バイスセレクト情報が出力される。Ａ Ｒ１０１−２は
、時刻ｔ１にＲＥＳＥＴ信号１０７がインアクティブに
なる立ち上がりタイミングをとらえて、ＭＤババス０１
−８のデバイスセレクト情報を取り込む。
から時刻ｔ１までの期間Ｔでロウになると、Ｍ Ｐ Ｕ
１００とメモリ１０１ 、１０２ 、１０３ 、１０
４はイニシャライズされる。期間■において、Ａ Ｒｌ
ｌ１ｌｌ ｉｌ１回路１０１−７はＭＡババス０１−４
にデバイスセレクト情報を保持しているｐ ＲＯＭ １
０１−１内のデバイスセレクト情報格納領域のアドレス
を出力する。これに同期して、ＭＤババス０１−８にデ
バイスセレクト情報が出力される。Ａ Ｒ１０１−２は
、時刻ｔ１にＲＥＳＥＴ信号１０７がインアクティブに
なる立ち上がりタイミングをとらえて、ＭＤババス０１
−８のデバイスセレクト情報を取り込む。
（２）デバイスセレクト情報がＡ Ｒ１０１−２に格納
された後即ち、リセット解除後のＭ Ｐ ＬＪ １００
の読み出しに対する動作（第５図）。
された後即ち、リセット解除後のＭ Ｐ ＬＪ １００
の読み出しに対する動作（第５図）。
Ｍ ｐ ｕ ｉｏｏはリード処理におけるタイミングＴ
１の前縁でＡＬＥ信号１０Ｇ−１を立ち上げる。次に、
タイミングＴ１の後半でアドレス情報をＡＤババス０６
に出力し、タイミングＴ１の後縁でＡＬＦ信号１００−
１を立ち下げる。Ａ Ｌ １０１−３は、タイミングＴ
１の終了時のＡＬＥ信号１００−１の立ち下がりタイミ
ングをとらえて、ＡＤババス０６のアドレス情報をラッ
チする。−数回路１０１−５は、ＡＬｌｏｌ−３内にラ
ッチされたアドレス情報と、ＡＲｌｏｌ−２の保持して
いるデバイスセレクト情報とを比較し、一致した場合に
はＳＦ［−信号１０１−６をアクティブにする。バス制
御部１０１−９は、ＳＥＬ信号１０１−６がアクティブ
の場合のみ、タイミングＴ３の期間アクティブになるＲ
Ｄ信号１００−２に同期して、Ａ Ｌ １０１−３が保
持するアドレス情報の指示するＦ ＲＯＭ １０１−１
のアドレスのデータをＭＤババス０１−８を通して、Ａ
Ｄババス０６に出力する。
１の前縁でＡＬＥ信号１０Ｇ−１を立ち上げる。次に、
タイミングＴ１の後半でアドレス情報をＡＤババス０６
に出力し、タイミングＴ１の後縁でＡＬＦ信号１００−
１を立ち下げる。Ａ Ｌ １０１−３は、タイミングＴ
１の終了時のＡＬＥ信号１００−１の立ち下がりタイミ
ングをとらえて、ＡＤババス０６のアドレス情報をラッ
チする。−数回路１０１−５は、ＡＬｌｏｌ−３内にラ
ッチされたアドレス情報と、ＡＲｌｏｌ−２の保持して
いるデバイスセレクト情報とを比較し、一致した場合に
はＳＦ［−信号１０１−６をアクティブにする。バス制
御部１０１−９は、ＳＥＬ信号１０１−６がアクティブ
の場合のみ、タイミングＴ３の期間アクティブになるＲ
Ｄ信号１００−２に同期して、Ａ Ｌ １０１−３が保
持するアドレス情報の指示するＦ ＲＯＭ １０１−１
のアドレスのデータをＭＤババス０１−８を通して、Ａ
Ｄババス０６に出力する。
Ｍ Ｐ Ｕ １００は、ＡＤババス０６に出力されたデ
ータが有効になるＴ３タイミング内の所定のタイミング
でＡＤババス０６のデータを取り込む。
ータが有効になるＴ３タイミング内の所定のタイミング
でＡＤババス０６のデータを取り込む。
第６図は本発明のメモリの第２の実施例が用いられてい
るコンピュータシステムを示すブロック図、第７図は第
６図のメモリ４０１を詳細に示すブロック図、第８図は
第７図のＰ ＲＯＭ ４０１−１の機能を示す説明図、
第９図、第１０図、第１１図は第６図のメモリ４０１の
動作を示すタイミングチャートである。
るコンピュータシステムを示すブロック図、第７図は第
６図のメモリ４０１を詳細に示すブロック図、第８図は
第７図のＰ ＲＯＭ ４０１−１の機能を示す説明図、
第９図、第１０図、第１１図は第６図のメモリ４０１の
動作を示すタイミングチャートである。
本実施例は、メモリ部４０１−１がＦ ＲＯＭ ４０１
−１１と随時書き込み読み出し可能なデータメモリ４０
１−１２とを含み、Ａ Ｒ４０１−２とＡ ＲＩＩＪ
１Ｍ］回路４０１−７とが２つのセレクト信号を一致回
路４０１−５に送出し、−数回路４０１−５が保持した
２つのセレクト信号４０１−６ 、４０１−１０ （以
下Ｓ Ｅ Ｉ−Ｌ信号４０１−６ 、８ ＥＬＭ信号４
０１−１０と記す）を出力し、バス制御部４０１−９が
Ｓ Ｅ Ｌ Ｌ信号４０１−６ 、 Ｓ Ｅ ＬＭ信号
４０１−１０に基づいてＰ ＲＯＭ ４０１−１を制御
する点が第１図の実施例と異なる。
−１１と随時書き込み読み出し可能なデータメモリ４０
１−１２とを含み、Ａ Ｒ４０１−２とＡ ＲＩＩＪ
１Ｍ］回路４０１−７とが２つのセレクト信号を一致回
路４０１−５に送出し、−数回路４０１−５が保持した
２つのセレクト信号４０１−６ 、４０１−１０ （以
下Ｓ Ｅ Ｉ−Ｌ信号４０１−６ 、８ ＥＬＭ信号４
０１−１０と記す）を出力し、バス制御部４０１−９が
Ｓ Ｅ Ｌ Ｌ信号４０１−６ 、 Ｓ Ｅ ＬＭ信号
４０１−１０に基づいてＰ ＲＯＭ ４０１−１を制御
する点が第１図の実施例と異なる。
（１）メモリ部４０１−１１が保持するデバイスセレク
ト情報のＡ Ｒ４０１−２への転送。
ト情報のＡ Ｒ４０１−２への転送。
転送の方法は第１の実施例と同じであるが、メモリ部４
０１−１１からはＰＲＯＭセレクト情報とデータメモリ
セレクト情報とが順次読み出され、ＡＲ４０１−２に格
納される。
０１−１１からはＰＲＯＭセレクト情報とデータメモリ
セレクト情報とが順次読み出され、ＡＲ４０１−２に格
納される。
（２）ＰＲＯＭセレクト情報とデータメモリセレクト情
報とがＡ Ｒ４０１−２に格納された後、即ちリセット
解除後、Ｍ Ｐ Ｕ １０Ｇの読み出しに対する動作（
第１０図）。
報とがＡ Ｒ４０１−２に格納された後、即ちリセット
解除後、Ｍ Ｐ Ｕ １０Ｇの読み出しに対する動作（
第１０図）。
Ｍ Ｐ Ｌｌ １００は、タイミングＴ１の前縁でＡＬ
Ｅ信号１００−１を立ち上げ、タイミングＴ１の後半で
アドレス情報をＡＤババス０６に出力し、その後タイミ
ングＴ１の後縁でＡ Ｌ Ｅ信号１００−１を立ち下げ
る。このタイミングＴ１の立ち下がりをとらえて、アド
レスラッチ４０１−４は、ＡＤババス０６のアドレス情
報をラッチする。ラッチしたアドレス情報とＡ Ｒ４０
１−３の保持している内容とを比較して、ＰＲＯＭセレ
クト情報に一致した場合５ＥＬＬ信号４０１−６をアク
ティブにする。また、アドレス情報がデータメモリセレ
クト情報に一致した場合にはＳＥＬＭ信号４０１−１０
をアクティブにする。
Ｅ信号１００−１を立ち上げ、タイミングＴ１の後半で
アドレス情報をＡＤババス０６に出力し、その後タイミ
ングＴ１の後縁でＡ Ｌ Ｅ信号１００−１を立ち下げ
る。このタイミングＴ１の立ち下がりをとらえて、アド
レスラッチ４０１−４は、ＡＤババス０６のアドレス情
報をラッチする。ラッチしたアドレス情報とＡ Ｒ４０
１−３の保持している内容とを比較して、ＰＲＯＭセレ
クト情報に一致した場合５ＥＬＬ信号４０１−６をアク
ティブにする。また、アドレス情報がデータメモリセレ
クト情報に一致した場合にはＳＥＬＭ信号４０１−１０
をアクティブにする。
５ＥＬＬ信号４０１−６またはＳＥＬＭ信号４０１−１
０がアクティブの場合、期間Ｔ３にＭ Ｐ Ｕ １００
から出力されるＲＤ信号１００−２は有効になり、５Ｅ
ＬＬ信号４０１−６がアクティブの場合、Ａ Ｌ ４０
１−３が保持するアドレスが指すＦ ＲＯＭ ４０１−
１１のデータがＭＤババス０１−８上に、Ｓ Ｆ Ｌ
Ｙ信号４０１−１０がアクティブの場合、Ａ Ｌ ４０
１−３が保持するアドレスが指すデータメモリ４０１−
１２のデータがＭＤババス０１−８に、それぞれ出力さ
れ、バス制御部４０１−９の制御によりＡＤババス０６
に出力される。
０がアクティブの場合、期間Ｔ３にＭ Ｐ Ｕ １００
から出力されるＲＤ信号１００−２は有効になり、５Ｅ
ＬＬ信号４０１−６がアクティブの場合、Ａ Ｌ ４０
１−３が保持するアドレスが指すＦ ＲＯＭ ４０１−
１１のデータがＭＤババス０１−８上に、Ｓ Ｆ Ｌ
Ｙ信号４０１−１０がアクティブの場合、Ａ Ｌ ４０
１−３が保持するアドレスが指すデータメモリ４０１−
１２のデータがＭＤババス０１−８に、それぞれ出力さ
れ、バス制御部４０１−９の制御によりＡＤババス０６
に出力される。
Ｍ Ｐ Ｕ １００は、ＡＤババス０６上に出力された
データが有効になるタイミングＴ３内の所定のタイミン
グでＡＤババス０６のデータを取り込む。
データが有効になるタイミングＴ３内の所定のタイミン
グでＡＤババス０６のデータを取り込む。
（３）データメモリ４０１−１２にデータを書き込む場
合には、Ｍ ｐ ｕ ｉｏｏはタイミングＴ１の前縁で
ＡＬＦ信号１００−１を立ち上げ、タイミングＴ１の後
半でアドレス情報をＡＤババス０６に出力する。その後
、タイミングＴ１の後縁でＡ Ｉ Ｅ信＠１００−１を
立ち下げる。このタイミングＴ１の立ち下がりをとらえ
て、Ａ Ｌ ４０１−３は、ＡＤババス０６のアドレス
情報をラッチする。ラッチしたアドレス情報とＡ Ｒ４
０１−２の保持する内容とを比較して、アドレス情報が
データメモリセレクト情報と一致した場合ＳＥＬＭ信号
４０１−１０をアクティブにする。ＭＰＵ１００は続く
タイミングＴ２の後半から書き込みデータをＡＤババス
０６に出力する。
合には、Ｍ ｐ ｕ ｉｏｏはタイミングＴ１の前縁で
ＡＬＦ信号１００−１を立ち上げ、タイミングＴ１の後
半でアドレス情報をＡＤババス０６に出力する。その後
、タイミングＴ１の後縁でＡ Ｉ Ｅ信＠１００−１を
立ち下げる。このタイミングＴ１の立ち下がりをとらえ
て、Ａ Ｌ ４０１−３は、ＡＤババス０６のアドレス
情報をラッチする。ラッチしたアドレス情報とＡ Ｒ４
０１−２の保持する内容とを比較して、アドレス情報が
データメモリセレクト情報と一致した場合ＳＥＬＭ信号
４０１−１０をアクティブにする。ＭＰＵ１００は続く
タイミングＴ２の後半から書き込みデータをＡＤババス
０６に出力する。
バス制御部４０１−９は、ＳＥＬＭ信号４０１−１０が
アクティブになったことにより、期間■３に出力される
ＷＲ信号１００−３を有効にし、ＡＤババス０６に出力
されている書き込みデータを、ＭＤババス０１−８を通
して、Ａ Ｌ ４０１−３内のアドレス情報の指すデー
タメモリ４０１−１２内にＷＲ信号１００−３の立ち上
りエッヂに同期して書き込む。
アクティブになったことにより、期間■３に出力される
ＷＲ信号１００−３を有効にし、ＡＤババス０６に出力
されている書き込みデータを、ＭＤババス０１−８を通
して、Ａ Ｌ ４０１−３内のアドレス情報の指すデー
タメモリ４０１−１２内にＷＲ信号１００−３の立ち上
りエッヂに同期して書き込む。
以上説明したように本発明は、半導体装置内にデバイス
セレクト回路を内蔵していることにより、マイクロプロ
セッサとメモリ及び周辺入出力装置の間にラッチ、デコ
ーダ、ドライバー等の付加ハードウェアが不要でマイク
ロプロセッサとメモリをダイレクトに接続でき、非常に
コンパクトなシステム構成が可能であるとともに、シス
テム全体の信頼性・経済性を向上させることが可能とな
る効果があり、また、デバイスセレクト情報は、ソフト
ウェアにより、メモリ内のＰＲＯＭに書ぎ込むこともで
きることにより、アドレス空間の追加やデバイスの割り
付はアドレスの移動が必要な場合、前記ソフトウェアに
よりデバイスセレクト情報を書き換え、デバイスの割り
付はアドレスをアドレス空間の任意のアドレスにマツプ
することが可能となる効果もある。
セレクト回路を内蔵していることにより、マイクロプロ
セッサとメモリ及び周辺入出力装置の間にラッチ、デコ
ーダ、ドライバー等の付加ハードウェアが不要でマイク
ロプロセッサとメモリをダイレクトに接続でき、非常に
コンパクトなシステム構成が可能であるとともに、シス
テム全体の信頼性・経済性を向上させることが可能とな
る効果があり、また、デバイスセレクト情報は、ソフト
ウェアにより、メモリ内のＰＲＯＭに書ぎ込むこともで
きることにより、アドレス空間の追加やデバイスの割り
付はアドレスの移動が必要な場合、前記ソフトウェアに
よりデバイスセレクト情報を書き換え、デバイスの割り
付はアドレスをアドレス空間の任意のアドレスにマツプ
することが可能となる効果もある。
第１図は本発明のデバイスセレクト回路付半導体装置の
第１の実施例であるメモリ１０１ 、１０２ 。 １０３ 、１０４が用いられているコンピュータシステ
ムを示すブロック図、第２図は第１図のメモリ１０１を
詳細に示すブロック図、第３図は第２図のＰ ＲＯＭ
１０１−１の機能を示す説明図、第４図、第５図は第１
図のメモリ１０１の動作を示すタイミングチャート、第
６図は本発明の第２の実施例であるメモリ４０１ 、４
０２ 、４０３ 、４０４が用いられているコンピュー
タシステムを示すブロック図、第７図は第６図のメモリ
４０１を詳細に示すブロック図、第８図は第７図のＦ
ＲＯＭ ４０１−１の機能を示す説明図、第９図、第１
０図、第１１図は第６図のメモリ４０１の動作を示すタ
イミングチャート、第１２図はこの種のデバイスセレク
ト方式の従来例を示す構成図、第１３図、第１４図は第
１２図の従来例の動作を示すタイミングチャートである
。 １００・・・ＭＰＵ。 １００−１・・・Ａ ｌ−Ｅ信号、 １００−２・・・ＲＤ他信号 １００−３・・・ＷＲ信号、 １０１ 、１０２ 、１０３ 、１０４ 、４０１ 、
４０２ 、４０３ 。 ４０４・−・メモリ、 １０１−１ 。 １０１−２ 。 １０１−３ 。 １０１−４ 。 １０１−５ 。 １０１−７ 。 １０１−８ 。 １０１−９ 。 １０６ ・・・Ａ ４０ｌ−１１・・・ＰＲＯＭ。 ４０１−２ ・・・ＡＲ。 ４０１−３ ・・・ＡＬｌ ４０１−４・・・ＭＡババス ４０１−５・・・−数回路、 ４０１−７・・・ＡＲ制御回路 ４０１−８・・・ＭＤババス ４０１−９・・・バス制御回路 Ｄバス。
第１の実施例であるメモリ１０１ 、１０２ 。 １０３ 、１０４が用いられているコンピュータシステ
ムを示すブロック図、第２図は第１図のメモリ１０１を
詳細に示すブロック図、第３図は第２図のＰ ＲＯＭ
１０１−１の機能を示す説明図、第４図、第５図は第１
図のメモリ１０１の動作を示すタイミングチャート、第
６図は本発明の第２の実施例であるメモリ４０１ 、４
０２ 、４０３ 、４０４が用いられているコンピュー
タシステムを示すブロック図、第７図は第６図のメモリ
４０１を詳細に示すブロック図、第８図は第７図のＦ
ＲＯＭ ４０１−１の機能を示す説明図、第９図、第１
０図、第１１図は第６図のメモリ４０１の動作を示すタ
イミングチャート、第１２図はこの種のデバイスセレク
ト方式の従来例を示す構成図、第１３図、第１４図は第
１２図の従来例の動作を示すタイミングチャートである
。 １００・・・ＭＰＵ。 １００−１・・・Ａ ｌ−Ｅ信号、 １００−２・・・ＲＤ他信号 １００−３・・・ＷＲ信号、 １０１ 、１０２ 、１０３ 、１０４ 、４０１ 、
４０２ 、４０３ 。 ４０４・−・メモリ、 １０１−１ 。 １０１−２ 。 １０１−３ 。 １０１−４ 。 １０１−５ 。 １０１−７ 。 １０１−８ 。 １０１−９ 。 １０６ ・・・Ａ ４０ｌ−１１・・・ＰＲＯＭ。 ４０１−２ ・・・ＡＲ。 ４０１−３ ・・・ＡＬｌ ４０１−４・・・ＭＡババス ４０１−５・・・−数回路、 ４０１−７・・・ＡＲ制御回路 ４０１−８・・・ＭＤババス ４０１−９・・・バス制御回路 Ｄバス。
Claims (1)
- 【特許請求の範囲】 １、少くとも書き換え可能な不揮発性メモリを含むメモ
リ部を有する半導体装置において、 デバイスセレクト情報を保持するための参照アドレスレ
ジスタと、 イニシャル時に予め設定されたデバイスセレクト情報を
参照アドレスレジスタに保持させるアドレスレジスタ制
御回路と、 前記半導体装置を選択するためのマイクロプロセッサか
らのアドレス情報を保持するアドレス保持回路と、 参照アドレスレジスタとアドレス保持回路とが保持した
データを比較し、一致したときは、一致信号を出力する
比較回路と、 比較回路が一致信号を出力すると、アドレス保持回路が
保持しているアドレス情報に該当する前記メモリ部のア
ドレスにマイクロプロセッサがアクセスできるようにさ
せるバス制御部とを有することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8422490A JP2969758B2 (ja) | 1990-03-30 | 1990-03-30 | デバイスセレクト回路付半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8422490A JP2969758B2 (ja) | 1990-03-30 | 1990-03-30 | デバイスセレクト回路付半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03282953A true JPH03282953A (ja) | 1991-12-13 |
| JP2969758B2 JP2969758B2 (ja) | 1999-11-02 |
Family
ID=13824508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8422490A Expired - Fee Related JP2969758B2 (ja) | 1990-03-30 | 1990-03-30 | デバイスセレクト回路付半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969758B2 (ja) |
-
1990
- 1990-03-30 JP JP8422490A patent/JP2969758B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2969758B2 (ja) | 1999-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |