JPH03283564A - 相補型半導体集積回路装置 - Google Patents
相補型半導体集積回路装置Info
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- JPH03283564A JPH03283564A JP2083594A JP8359490A JPH03283564A JP H03283564 A JPH03283564 A JP H03283564A JP 2083594 A JP2083594 A JP 2083594A JP 8359490 A JP8359490 A JP 8359490A JP H03283564 A JPH03283564 A JP H03283564A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は相補型半導体集積回路装置に関し、特に、ラッ
チアップに対する保護回路を有する相補型半導体集積回
路装置に関する。
チアップに対する保護回路を有する相補型半導体集積回
路装置に関する。
［従来の技術］
第３図（ａ）及び（ｂ）は従来のＰ型つェル方式の相補
型半導体集積回路装置の断面を示す模式図である。
型半導体集積回路装置の断面を示す模式図である。
第３図（ａ）に示すように、Ｎ型半導体基板１の表面に
は相互に離隔するＰ型ウェル２．３が選択的に形成され
ている。
は相互に離隔するＰ型ウェル２．３が選択的に形成され
ている。
Ｐ型ウェル２の表面には相互に離隔するＮ１型拡散領域
４乃至７及びＰ１型拡散領域８が選択的に形成されてい
る。Ｎ１型拡散領域４及び５の間のＰ型ウェル２上には
ゲート酸化膜２２を介してゲート電極１７が選択的に形
成されている。一方、Ｎ１型拡散領域６及び７の間のＰ
型ウェル２上にはゲート酸化膜２２を介してゲート電極
１８が選択的に形成されている。
４乃至７及びＰ１型拡散領域８が選択的に形成されてい
る。Ｎ１型拡散領域４及び５の間のＰ型ウェル２上には
ゲート酸化膜２２を介してゲート電極１７が選択的に形
成されている。一方、Ｎ１型拡散領域６及び７の間のＰ
型ウェル２上にはゲート酸化膜２２を介してゲート電極
１８が選択的に形成されている。
Ｐ型ウェル３の表面には相互に離隔するＮ９型拡散領域
９，１０及びＰ０型拡散領域１１が選択的に形成されて
いる。このＮ３型拡散領域９及び１０の間のＰ型ウェル
３上にはゲート酸化膜２２を介してゲート電極１５が選
択的に形成されている。
９，１０及びＰ０型拡散領域１１が選択的に形成されて
いる。このＮ３型拡散領域９及び１０の間のＰ型ウェル
３上にはゲート酸化膜２２を介してゲート電極１５が選
択的に形成されている。
Ｐ型ウェル２及び３の間のＮ型半導体基板１の表面には
相互に離隔するＮ１型拡散領域１２及びＰ０型拡散領域
１３．１４が選択的に形成されている。このＰ１型拡散
領域１３及び１４の間のＮ型半導体基板１上にはゲート
酸化膜２２を介してゲート電極１６が選択的に形成され
ている。
相互に離隔するＮ１型拡散領域１２及びＰ０型拡散領域
１３．１４が選択的に形成されている。このＰ１型拡散
領域１３及び１４の間のＮ型半導体基板１上にはゲート
酸化膜２２を介してゲート電極１６が選択的に形成され
ている。
このように構成される相補型半導体集積回路装置におい
ては、一般的に、寄生的に形成されるサイリスタ構造が
存在し、何らかの原因でサイリスタループが作動すると
回路内に大電流が流れ続けて、アルミニウム等からなる
金属配線が溶断されたり、Ｐ−Ｎ接合が破壊されて、集
積回路装置が破損してしまう場合がある。この現象はラ
ッチアップと呼ばれ、相補型半導体集積回路装置におい
て極めて大きな欠点である。一般的に、このラッチアッ
プ現象は集積回路装置の入出力ピンに外部から入った外
来雑音がトリガとなって発生する場合が多い。
ては、一般的に、寄生的に形成されるサイリスタ構造が
存在し、何らかの原因でサイリスタループが作動すると
回路内に大電流が流れ続けて、アルミニウム等からなる
金属配線が溶断されたり、Ｐ−Ｎ接合が破壊されて、集
積回路装置が破損してしまう場合がある。この現象はラ
ッチアップと呼ばれ、相補型半導体集積回路装置におい
て極めて大きな欠点である。一般的に、このラッチアッ
プ現象は集積回路装置の入出力ピンに外部から入った外
来雑音がトリガとなって発生する場合が多い。
そこで、従来から外来雑音により発生するラッチアップ
に対する多くの防止対策が提案されている。
に対する多くの防止対策が提案されている。
［発明が解決しようとする課題］
しかしながら、上述した従来の相補型半導体集積回路装
置においては、外部から３種類の電位が供給されて動作
する場合、前述した外来雑音によるラッチアップのほか
に、３種類の電位が供給される順序に起因してラッチア
ップが発生してしまう場合がある。
置においては、外部から３種類の電位が供給されて動作
する場合、前述した外来雑音によるラッチアップのほか
に、３種類の電位が供給される順序に起因してラッチア
ップが発生してしまう場合がある。
例えば、３種類の電源電位として、最高電位（Ｖｃｏ）
、中間電位（ＧＮＤ）及び最低電位（ｖｓｓ）が存在す
る場合、電源の供給順序は以下に示す３通りが考えられ
る。
、中間電位（ＧＮＤ）及び最低電位（ｖｓｓ）が存在す
る場合、電源の供給順序は以下に示す３通りが考えられ
る。
■ＧＮＤ及びＶ。０が供給された後にＶｓｓが供給され
る。
る。
■ＧＮＤ及びＶＳＳが供給された後にＶｃｃが供給され
る。
る。
■Ｖｓｓ及びＶＣＣが供給された後にＧＮＤが供給され
る。
る。
これらの電源の供給順序において、特に、■の場合にラ
ッチアップが発生しやすいという問題点がある。
ッチアップが発生しやすいという問題点がある。
次に、■の場合におけるラッチアップの発生機構につい
て第３図（ａ）及び（ｂ）を参照して説明する。
て第３図（ａ）及び（ｂ）を参照して説明する。
先ず、第３図（ａ）に示すように、ＶｃＣ（正電位）は
スイッチ１９を介してＮ０型拡散領域１２及びＰ１型拡
散領域１４に供給される。ＧＮＤ （接地電位）はスイ
ッチ２０を介してＮ１型拡散領域４，９及びＰ＋型拡散
領域１１に供給される。
スイッチ１９を介してＮ０型拡散領域１２及びＰ１型拡
散領域１４に供給される。ＧＮＤ （接地電位）はスイ
ッチ２０を介してＮ１型拡散領域４，９及びＰ＋型拡散
領域１１に供給される。
Ｖｓｓ（負電位）はスイッチ２１を介してＮ″″型拡散
領域７及びＰ９型拡散領域８に供給される。なお、Ｎ＋
型拡散領域５．６．１０、Ｐ＋型拡散領域１３及びゲー
ト電極１５乃至１８には適宜所定の配線が接続されてい
る。
領域７及びＰ９型拡散領域８に供給される。なお、Ｎ＋
型拡散領域５．６．１０、Ｐ＋型拡散領域１３及びゲー
ト電極１５乃至１８には適宜所定の配線が接続されてい
る。
このような電位接続状態の相補型半導体集積回路装置に
おいては、Ｎ型半導体基板１の電位はＮ９型拡散領域１
２を介してＶ。０に固定されている。Ｐ型ウェル２の電
位はＰ１型拡散領域８を介してＶＳＳに固定されている
。Ｐ型ウェル３の電位はＰ１型拡散領域１１を介してＧ
ＮＤに固定されている。
おいては、Ｎ型半導体基板１の電位はＮ９型拡散領域１
２を介してＶ。０に固定されている。Ｐ型ウェル２の電
位はＰ１型拡散領域８を介してＶＳＳに固定されている
。Ｐ型ウェル３の電位はＰ１型拡散領域１１を介してＧ
ＮＤに固定されている。
また Ｐ ＋型拡散領域１４は、Ｎ型半導体基板１の表
面に形成されるＰチャネル型ＭＯ８）ランジスタのソー
スとなる。Ｎ１型拡散領域７は、Ｐ型ウェル２の表面に
形成されるＮチャネル型ＭＯＳトランジスタのソースと
なる。Ｎ９型拡散領域９は、Ｐ型ウェル３の表面に形成
されるＮチャネル型ＭＯ８）ランジスタのソースとなる
。Ｎ０型拡散領域４はＰ型ウェル２の表面に形成される
Ｎチャネル型ＭＯ８）ランジスタのドレインとなる。
面に形成されるＰチャネル型ＭＯ８）ランジスタのソー
スとなる。Ｎ１型拡散領域７は、Ｐ型ウェル２の表面に
形成されるＮチャネル型ＭＯＳトランジスタのソースと
なる。Ｎ９型拡散領域９は、Ｐ型ウェル３の表面に形成
されるＮチャネル型ＭＯ８）ランジスタのソースとなる
。Ｎ０型拡散領域４はＰ型ウェル２の表面に形成される
Ｎチャネル型ＭＯ８）ランジスタのドレインとなる。
次に、第３図（ｂ）に示すように、スイッチ２１をオフ
状態にする。即ち、上述した■の場合のように、ＧＮＤ
及びＶＣＣが供給され、ＶＢｓが供給されていない状態
にする。この場合、Ｐ型ウェル２は固定電位（Ｖｓｓ）
に接続されていないためフローティング状態となって、
Ｐ型ウェル２の電位はＧＮＤとＶＣＣとの中間電位とな
る。
状態にする。即ち、上述した■の場合のように、ＧＮＤ
及びＶＣＣが供給され、ＶＢｓが供給されていない状態
にする。この場合、Ｐ型ウェル２は固定電位（Ｖｓｓ）
に接続されていないためフローティング状態となって、
Ｐ型ウェル２の電位はＧＮＤとＶＣＣとの中間電位とな
る。
Ｐ型ウェル２の中間電位の値は、Ｖｃｏに固定されるＮ
型半導体基板１とＰ型ウェル２との間のＰ−Ｎ接合の容
量Ｃ３と、ＧＮＤに固定されるＮ９型拡散領域４とＰ型
ウェル２との間のＰ−Ｎ”接合の容量Ｃ２との容量分割
により決定される。
型半導体基板１とＰ型ウェル２との間のＰ−Ｎ接合の容
量Ｃ３と、ＧＮＤに固定されるＮ９型拡散領域４とＰ型
ウェル２との間のＰ−Ｎ”接合の容量Ｃ２との容量分割
により決定される。
このため、この時点において、Ｐ型ウェル２の電位がＰ
型ウェル２及びＮ１型拡散領域４からなるＰ−Ｎ”接合
ダイオードのビルトインポテンシャル以上になると、Ｎ
９型拡散領域４からＰ型ウェル２中に多量のエレクトロ
ンが流入し、このエレクトロンがトリガとなってＶ。ｃ
、−ＧＮＤ間にラッチアップが発生してしまう。
型ウェル２及びＮ１型拡散領域４からなるＰ−Ｎ”接合
ダイオードのビルトインポテンシャル以上になると、Ｎ
９型拡散領域４からＰ型ウェル２中に多量のエレクトロ
ンが流入し、このエレクトロンがトリガとなってＶ。ｃ
、−ＧＮＤ間にラッチアップが発生してしまう。
従って、この種の相補型半導体集積回路装置においては
、電源の供給順序を指定する等の対策が講じられており
、その使用上制約が多いという問題点がある。
、電源の供給順序を指定する等の対策が講じられており
、その使用上制約が多いという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
最高電位及び中間電位を供給した後に最低電位を供給し
てもラッチアップが発生することを防止できる相補型半
導体集積回路装置を提供することを目的とする。
最高電位及び中間電位を供給した後に最低電位を供給し
てもラッチアップが発生することを防止できる相補型半
導体集積回路装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る相補型半導体集積回路装置は、第１導電型
の半導体基板の表面に局所的に形成された第２導電型の
第１及び第２の拡散領域と、前記第２の拡散領域の表面
に局所的に形成された第１導電型の第３の拡散領域とを
有し、前記半導体基板は最高電位入力端子に接続され、
前記第２の拡散領域は最低電位入力端子に接続され、前
記第１及び第３の拡散領域は中間電位入力端子に接続さ
れる相補型半導体集積回路装置において、前記中間電位
入力端子と前記最低電位入力端子との間に接続されその
容■が前記半導体基板と前記第２の拡散領域との間の接
合容量よりも大きいコンデンサを有することを特徴とす
る。
の半導体基板の表面に局所的に形成された第２導電型の
第１及び第２の拡散領域と、前記第２の拡散領域の表面
に局所的に形成された第１導電型の第３の拡散領域とを
有し、前記半導体基板は最高電位入力端子に接続され、
前記第２の拡散領域は最低電位入力端子に接続され、前
記第１及び第３の拡散領域は中間電位入力端子に接続さ
れる相補型半導体集積回路装置において、前記中間電位
入力端子と前記最低電位入力端子との間に接続されその
容■が前記半導体基板と前記第２の拡散領域との間の接
合容量よりも大きいコンデンサを有することを特徴とす
る。
［作用］
本発明においては、最高電位入力端子及び中間電位入力
端子に夫々最高電位及び中間電位が供給され、最低電位
入力端子に最低電位が供給されない場合、即ち半導体基
板が最高電位に固定され、第１及び第３の拡散領域が中
間電位に固定される場合において、第２の拡散領域の電
位は、前記半導体基板と前記第２の拡散領域との間の接
合容量と、前記第３の拡散領域と前記第２の拡散領域と
の間の接合容量と、前記中間電位入力端子と前記最低電
位入力端子との間に接続されるコンデンサの容量との容
量分割により決定される。このため、前記コンデンサの
容量を前記半導体基板と前記第２の拡散領域との間の接
合容量よりも大きくすると、前記第２の拡散領域の電位
を低下させることができるので、前記第３の拡散領域か
ら前記第２の拡散領域にエレクトロンが流入することを
防止できる。
端子に夫々最高電位及び中間電位が供給され、最低電位
入力端子に最低電位が供給されない場合、即ち半導体基
板が最高電位に固定され、第１及び第３の拡散領域が中
間電位に固定される場合において、第２の拡散領域の電
位は、前記半導体基板と前記第２の拡散領域との間の接
合容量と、前記第３の拡散領域と前記第２の拡散領域と
の間の接合容量と、前記中間電位入力端子と前記最低電
位入力端子との間に接続されるコンデンサの容量との容
量分割により決定される。このため、前記コンデンサの
容量を前記半導体基板と前記第２の拡散領域との間の接
合容量よりも大きくすると、前記第２の拡散領域の電位
を低下させることができるので、前記第３の拡散領域か
ら前記第２の拡散領域にエレクトロンが流入することを
防止できる。
従って、相補型半導体集積回路装置において、最高電位
及び中間電位を供給した後に最低電位を供給してもラッ
チアップが発生することを防止できる。
及び中間電位を供給した後に最低電位を供給してもラッ
チアップが発生することを防止できる。
なお、本発明においては、最低電位入力端子に最低電位
を供給する時点、又は全ての入力端子に夫々電位を供給
している状態では、このラッチアップ防止回路がその他
の回路に悪影響を及ぼすことはない。
を供給する時点、又は全ての入力端子に夫々電位を供給
している状態では、このラッチアップ防止回路がその他
の回路に悪影響を及ぼすことはない。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係る相補型半導体集積
回路装置の断面を示す模式図である。なお、第１図にお
いて第３図（ａ）及び（ｂ）と同一物には同一符号を付
してその部分の詳細な説明は省略する。
回路装置の断面を示す模式図である。なお、第１図にお
いて第３図（ａ）及び（ｂ）と同一物には同一符号を付
してその部分の詳細な説明は省略する。
第１図に示すように、Ｖ ｃｃ （＋ ５Ｖ）はスイッ
チ１９を介してＮ０型拡散領域１２及びＰＩ型拡散領域
１４に供給される。ＧＮＤ（Ｏｖ）はスイッチ２０を介
してＮ＋型拡散領域４，９及びＰ０型拡散領域１１に供
給される。Ｖ ｓｓ （−５ｖ）はスイッチ２１を介し
てＮ１型拡散領域７及びＰ１型拡散領域８に供給される
。また、ＧＮＤとＶｓｓとの間には外部容ｆｉ Ｃ３が
接続されている。
チ１９を介してＮ０型拡散領域１２及びＰＩ型拡散領域
１４に供給される。ＧＮＤ（Ｏｖ）はスイッチ２０を介
してＮ＋型拡散領域４，９及びＰ０型拡散領域１１に供
給される。Ｖ ｓｓ （−５ｖ）はスイッチ２１を介し
てＮ１型拡散領域７及びＰ１型拡散領域８に供給される
。また、ＧＮＤとＶｓｓとの間には外部容ｆｉ Ｃ３が
接続されている。
このように構成される相補型半導体集積回路装置におい
ては、スイッチ１９．２０をオンにし、スイッチ２１を
オフにすると、ＧＮＤ及びＶ。０が供給され、ｖ８８が
供給されていない状態になる。
ては、スイッチ１９．２０をオンにし、スイッチ２１を
オフにすると、ＧＮＤ及びＶ。０が供給され、ｖ８８が
供給されていない状態になる。
このため、Ｐ型ウェル２はフローティング状態となって
、Ｐ型ウェル２の電位はＧＮＤとＶｃｃとの中間電位と
なる。このＰ型ウェル２の中間電位の値は、ｖｃｏに固
定されるＮ型半導体基板１とＰ型ウェル２との間のＰ−
Ｎ接合の容量Ｃ１と、ＧＮＤに固定されるＮ＋型拡散領
域４とＰ型ウェル２との間のＰ−Ｎ”接合の容量Ｃ２と
、ＧＮＤとＶｓｓとの間に接続され、る外部容量Ｃ３と
の容量分割により決定される。
、Ｐ型ウェル２の電位はＧＮＤとＶｃｃとの中間電位と
なる。このＰ型ウェル２の中間電位の値は、ｖｃｏに固
定されるＮ型半導体基板１とＰ型ウェル２との間のＰ−
Ｎ接合の容量Ｃ１と、ＧＮＤに固定されるＮ＋型拡散領
域４とＰ型ウェル２との間のＰ−Ｎ”接合の容量Ｃ２と
、ＧＮＤとＶｓｓとの間に接続され、る外部容量Ｃ３と
の容量分割により決定される。
この場合、例えば、外部容量Ｃ３の値を接合容量ＣＩの
値の１０倍に設定すると、容量分割によりＰ型ウェル２
の電位はＶ。ｃ （＋ ５Ｖ）の１１分の１である約０
．４５Ｖになる。このため Ｎ ＋型拡散領域４とＰ型
ウェル２との間の電圧は約０．４５Ｖになり、この程度
の電圧ではＮ＋型拡散領域４からＰ型ウェル２中にエレ
クトロンが流入することはない。
値の１０倍に設定すると、容量分割によりＰ型ウェル２
の電位はＶ。ｃ （＋ ５Ｖ）の１１分の１である約０
．４５Ｖになる。このため Ｎ ＋型拡散領域４とＰ型
ウェル２との間の電圧は約０．４５Ｖになり、この程度
の電圧ではＮ＋型拡散領域４からＰ型ウェル２中にエレ
クトロンが流入することはない。
従って、ラッチアップが発生することを防止できる。
なお、続いて、スイッチ２１をオンにして回路にＶｓｓ
を供給する場合においても、外部容量Ｃ３がこの相補型
半導体集積回路装置に悪影響を及ぼすことはない。
を供給する場合においても、外部容量Ｃ３がこの相補型
半導体集積回路装置に悪影響を及ぼすことはない。
第２図は本発明の第２の実施例に係る相補型半導体集積
回路装置の断面を示す模式図である。なお、第２図にお
いて第１図と同一物には同一符号を付してその部分の詳
細な説明は省略する。
回路装置の断面を示す模式図である。なお、第２図にお
いて第１図と同一物には同一符号を付してその部分の詳
細な説明は省略する。
本実施例においては、第１の実施例における外部容量Ｃ
３の替わりに、ＧＮＤとＶｓｓとの間にはＰ型ウェル２
の表面上に形成された内部容量Ｃ４が接続されている。
３の替わりに、ＧＮＤとＶｓｓとの間にはＰ型ウェル２
の表面上に形成された内部容量Ｃ４が接続されている。
このため、この内部容量Ｃ４の値を外部容量Ｃ３と同様
にして接合容量Ｃ１よりも大きく設定すると、第１の実
施例と同様にして、ラッチアップが発生することを防止
できる。
にして接合容量Ｃ１よりも大きく設定すると、第１の実
施例と同様にして、ラッチアップが発生することを防止
できる。
［発明の効果コ
以上説明したように本発明によれば、第１導電型の半導
体基板の表面に局所的に形成された第２導電型の第１及
び第２の拡散領域と、前記第２の拡散領域の表面に局所
的に形成された第１導電型の第３の拡散領域とを有し、
前記半導体基板は最高電位入力端子に接続され、前記第
２の拡散領域は最低電位入力端子に接続され、前記第１
及び第３の拡散領域は中間電位入力端子に接続される相
補型半導体集積回路装置において、前記中間電位入力端
子と前記最低電位入力端子との間に接続されその容量が
前記半導体基板と前記第２の拡散領域との間の接合容量
よりも大きいコンデンサを設けたから、前記最高電位入
力端子及び前記中間電位入力端子に夫々最高電位及び中
間電位が供給され、前記最低電位入力端子に最低電位が
供給されない場合、前記第３の拡散領域から前記第２の
拡散領域にエレクトロンが流入することを防止できる。
体基板の表面に局所的に形成された第２導電型の第１及
び第２の拡散領域と、前記第２の拡散領域の表面に局所
的に形成された第１導電型の第３の拡散領域とを有し、
前記半導体基板は最高電位入力端子に接続され、前記第
２の拡散領域は最低電位入力端子に接続され、前記第１
及び第３の拡散領域は中間電位入力端子に接続される相
補型半導体集積回路装置において、前記中間電位入力端
子と前記最低電位入力端子との間に接続されその容量が
前記半導体基板と前記第２の拡散領域との間の接合容量
よりも大きいコンデンサを設けたから、前記最高電位入
力端子及び前記中間電位入力端子に夫々最高電位及び中
間電位が供給され、前記最低電位入力端子に最低電位が
供給されない場合、前記第３の拡散領域から前記第２の
拡散領域にエレクトロンが流入することを防止できる。
従って、この相補型半導体集積回路装置において、最高
電位及び中間電位を供給した後に最低電位を供給しても
ラッチアップが発生することを防止できる。
電位及び中間電位を供給した後に最低電位を供給しても
ラッチアップが発生することを防止できる。
第１図は本発明の第１の実施例に係る相補型半導体集積
回路装置の断面を示す模式図、第２図は本発明の第２の
実施例に係る相補型半導体集積回路装置の断面を示す模
式図、第３図（ａ）及び（ｂ）は従来の相補型半導体集
積回路装置の断面を示す模式図である。
回路装置の断面を示す模式図、第２図は本発明の第２の
実施例に係る相補型半導体集積回路装置の断面を示す模
式図、第３図（ａ）及び（ｂ）は従来の相補型半導体集
積回路装置の断面を示す模式図である。
Claims (1)
- （１）第１導電型の半導体基板の表面に局所的に形成さ
れた第２導電型の第１及び第２の拡散領域と、前記第２
の拡散領域の表面に局所的に形成された第１導電型の第
３の拡散領域とを有し、前記半導体基板は最高電位入力
端子に接続され、前記第２の拡散領域は最低電位入力端
子に接続され、前記第１及び第３の拡散領域は中間電位
入力端子に接続される相補型半導体集積回路装置におい
て、前記中間電位入力端子と前記最低電位入力端子との
間に接続されその容量が前記半導体基板と前記第２の拡
散領域との間の接合容量よりも大きいコンデンサを有す
ることを特徴とする相補型半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083594A JPH03283564A (ja) | 1990-03-30 | 1990-03-30 | 相補型半導体集積回路装置 |
| US07/678,837 US5115297A (en) | 1990-03-30 | 1991-04-01 | Complementary type semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083594A JPH03283564A (ja) | 1990-03-30 | 1990-03-30 | 相補型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283564A true JPH03283564A (ja) | 1991-12-13 |
Family
ID=13806815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2083594A Pending JPH03283564A (ja) | 1990-03-30 | 1990-03-30 | 相補型半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5115297A (ja) |
| JP (1) | JPH03283564A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200194459A1 (en) * | 2018-12-18 | 2020-06-18 | Vanguard International Semiconductor Corporation | Semiconductor devices and methods for fabricating the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648657A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Supplementary semiconductor integrated circuit device |
-
1990
- 1990-03-30 JP JP2083594A patent/JPH03283564A/ja active Pending
-
1991
- 1991-04-01 US US07/678,837 patent/US5115297A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5115297A (en) | 1992-05-19 |
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