JPH03283816A - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
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- JPH03283816A JPH03283816A JP2079066A JP7906690A JPH03283816A JP H03283816 A JPH03283816 A JP H03283816A JP 2079066 A JP2079066 A JP 2079066A JP 7906690 A JP7906690 A JP 7906690A JP H03283816 A JPH03283816 A JP H03283816A
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- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K—PULSE TECHNIQUE
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はＢｉＣＭＯＳ論理回路に関し、更に詳細には、
高速であり且つ集積回路として高密度に実装できるＢｉ
ＣＭＯＳ論理回路に関する。
高速であり且つ集積回路として高密度に実装できるＢｉ
ＣＭＯＳ論理回路に関する。
Ｂ、従来の技術
ＢｉＣＭＯＳ論理回路は、相補ＭＯ８（ＣＭＯ８）電界
効果トランジスタの低消費電力の利点とバイポーラ・ト
ランジスタの高い負荷駆動能力の利点とを同時に達成す
ることができ、高性能論理回路として注目されている。
効果トランジスタの低消費電力の利点とバイポーラ・ト
ランジスタの高い負荷駆動能力の利点とを同時に達成す
ることができ、高性能論理回路として注目されている。
このようなりｉＣＭＯ５論理回路の一例は、ＩＢＭテク
ニカル・ディスクロージャ・ブレティン（ＩＢＭ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔ
ｉｎ） 、 Ｖ 。
ニカル・ディスクロージャ・ブレティン（ＩＢＭ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔ
ｉｎ） 、 Ｖ 。
１．２８、Ｎｏ、８．１９８６年１月、第３５５８〜３
５６１頁に所載のＴ、 Ｓｕｎａｇａによる論文「併合
されたバイポーラ−シーモス・デバイス（Ｍｅｒｇｅｄ
Ｂｉｐｏｌａｒ −ＣＭＯ５Ｄｅｖｉｃｅ）に開示さ
れている。
５６１頁に所載のＴ、 Ｓｕｎａｇａによる論文「併合
されたバイポーラ−シーモス・デバイス（Ｍｅｒｇｅｄ
Ｂｉｐｏｌａｒ −ＣＭＯ５Ｄｅｖｉｃｅ）に開示さ
れている。
この論文に示されたＢｉＣＭＯＳ論理回路は、入力信号
に応答する１対のＣＭＯ５ＦＥＴ （電界効果トランジ
スタ）及びこれらのＦＥＴによって駆動される１対の相
補的バイポーラ・トランジスタを有する。各ＦＥＴは、
オンになった時に関連バイポーラ・トランジスタへベー
ス電流を供給してこのトランジスタをオンにし、オフに
なった時に関連バイポーラ・トランジスタへのベース電
流を遮断してこのトランジスタをオフにしている。
に応答する１対のＣＭＯ５ＦＥＴ （電界効果トランジ
スタ）及びこれらのＦＥＴによって駆動される１対の相
補的バイポーラ・トランジスタを有する。各ＦＥＴは、
オンになった時に関連バイポーラ・トランジスタへベー
ス電流を供給してこのトランジスタをオンにし、オフに
なった時に関連バイポーラ・トランジスタへのベース電
流を遮断してこのトランジスタをオフにしている。
しかしながらこの論理回路はバイポーラ・トランジスタ
のベースに蓄積される電荷を強制的に放電させるための
バイパス手段を持たない。従って、動作速度が遅く、ま
たスイッチング時に両方のバイポーラ・トランジスタが
導通し、消費電力を増大させるだけでなく、スイッチン
グ特性を悪化させる。
のベースに蓄積される電荷を強制的に放電させるための
バイパス手段を持たない。従って、動作速度が遅く、ま
たスイッチング時に両方のバイポーラ・トランジスタが
導通し、消費電力を増大させるだけでなく、スイッチン
グ特性を悪化させる。
１９８４年１月２０日に公開された特開昭５９−１１０
３４号（日立製作所）は様々なりｉＣＭｏＳ論理回路を
示している。例えば、この特許出願は、１対の入力ＣＭ
Ｏ８ＦＥＴが直列に接続され、出力バイポーラ・トラン
ジスタ・インバータがＮＰＮプル・アップ・トランジス
タ及びＰＮＰプル・ダウン・トランジスタで構成され、
そして、入力ＦＥＴの共通接続点がインバータ・トラン
ジスタのベースに共通に接続された論理回路を示してい
る。
３４号（日立製作所）は様々なりｉＣＭｏＳ論理回路を
示している。例えば、この特許出願は、１対の入力ＣＭ
Ｏ８ＦＥＴが直列に接続され、出力バイポーラ・トラン
ジスタ・インバータがＮＰＮプル・アップ・トランジス
タ及びＰＮＰプル・ダウン・トランジスタで構成され、
そして、入力ＦＥＴの共通接続点がインバータ・トラン
ジスタのベースに共通に接続された論理回路を示してい
る。
しかしながら、出力インバータのＮＰＮトランジスタ及
びＰＮＰトランジスタのベースを共通接続した場合は、
動作速度が遅いという問題がある。
びＰＮＰトランジスタのベースを共通接続した場合は、
動作速度が遅いという問題がある。
即ち、例えば、ＮＰＮプル・アップ・トランジスタがオ
ンで、ＰＮＰプル・ダウン・トランジスタがオフの状態
から、ＮＰＮトランジスタがオフで、ＰＮＰトランジス
タがオンの状態に回路をスイッチする場合を考えてみる
。
ンで、ＰＮＰプル・ダウン・トランジスタがオフの状態
から、ＮＰＮトランジスタがオフで、ＰＮＰトランジス
タがオンの状態に回路をスイッチする場合を考えてみる
。
ＮＰＮトランジスタがオンのとき、出力電圧即ちＮＰＮ
トランジスタ及びＰＮＰ トランジスタの共通接続され
たエミッタにおける電圧は高レベル（ｖＤＤ−ｖＢＥ）
（ここで、ＶＤＤは電源電圧、ＶＢＥはベース−エミッ
タ電圧）にある、従ってＰＮＰトランジスタは、共通ベ
ースの電圧が（ＶＤＤ−ＶＢＥ）−ＶＢＥ＝ＶＤＤ−２
ＶＢＥよりも下がらなければ導通しない。同様に、ＰＮ
Ｐトランジスタがオンのとき、出力電圧はＶＢＥであり
、従ってＮＰＮ）−ランジスタは共通ベースの電圧がＶ
ＢＥ＋ＶＢＥ＝２ＶＢＥよりも高くならなければ導通し
ない。従って、共通ベースの電圧が２ＶＢＥに相当する
電圧だけ変化しないうちはスイッチングが生じないから
、内部遅延が大きく、高速動作が得られない。ＮＰＮト
ランジスタ及びＰＮＰトランジスタのベースを共通接続
せずに、ベース間に抵抗を接続した場合も同様の問題が
生じる。
トランジスタ及びＰＮＰ トランジスタの共通接続され
たエミッタにおける電圧は高レベル（ｖＤＤ−ｖＢＥ）
（ここで、ＶＤＤは電源電圧、ＶＢＥはベース−エミッ
タ電圧）にある、従ってＰＮＰトランジスタは、共通ベ
ースの電圧が（ＶＤＤ−ＶＢＥ）−ＶＢＥ＝ＶＤＤ−２
ＶＢＥよりも下がらなければ導通しない。同様に、ＰＮ
Ｐトランジスタがオンのとき、出力電圧はＶＢＥであり
、従ってＮＰＮ）−ランジスタは共通ベースの電圧がＶ
ＢＥ＋ＶＢＥ＝２ＶＢＥよりも高くならなければ導通し
ない。従って、共通ベースの電圧が２ＶＢＥに相当する
電圧だけ変化しないうちはスイッチングが生じないから
、内部遅延が大きく、高速動作が得られない。ＮＰＮト
ランジスタ及びＰＮＰトランジスタのベースを共通接続
せずに、ベース間に抵抗を接続した場合も同様の問題が
生じる。
上記特開昭５９−１１０３４号は、さらに、プル・アッ
プ・トランジスタ及びプル・ダウン・トランジスタの両
方がＮＰＮ）−ランジスタで構成され、そして、ベース
電荷放電手段として、入力信号に応答するＮチャネルＦ
ＥＴが使用されている論理回路を示している。しかしな
がら、入力信号に応答するＮチャネルＦＥＴをベース電
荷放電手段として用いる方式は、複数の入力信号が用い
られる場合、各入力信号と対応して放電ＦＥＴを設けね
ばならず、従って回路が複雑化し、大きなデバイス面積
を必要とするという問題を含む。更に、出力インバータ
のプル・アップ・ト、ランジスタ及びプル・ダウン・ト
ランジスタとしてＮＰＮトランジスタが用いられた場合
は、プル・アップ・トランジスタ及びプル・ダウン・ト
ランジスタは互いに分離される必要がある。従って、こ
の場合は、Ｐチャネル人力ＦＥＴ、プル・アップ・トラ
ンジスタ及びプル・ダウン・トランジスタのために３つ
の別々のＮ型ウェルを形成する必要があり、デバイス面
積が大きくなる。また、ＮＰＮトランジスタはＰＮＰト
ランジスタよりも高速であるが。
プ・トランジスタ及びプル・ダウン・トランジスタの両
方がＮＰＮ）−ランジスタで構成され、そして、ベース
電荷放電手段として、入力信号に応答するＮチャネルＦ
ＥＴが使用されている論理回路を示している。しかしな
がら、入力信号に応答するＮチャネルＦＥＴをベース電
荷放電手段として用いる方式は、複数の入力信号が用い
られる場合、各入力信号と対応して放電ＦＥＴを設けね
ばならず、従って回路が複雑化し、大きなデバイス面積
を必要とするという問題を含む。更に、出力インバータ
のプル・アップ・ト、ランジスタ及びプル・ダウン・ト
ランジスタとしてＮＰＮトランジスタが用いられた場合
は、プル・アップ・トランジスタ及びプル・ダウン・ト
ランジスタは互いに分離される必要がある。従って、こ
の場合は、Ｐチャネル人力ＦＥＴ、プル・アップ・トラ
ンジスタ及びプル・ダウン・トランジスタのために３つ
の別々のＮ型ウェルを形成する必要があり、デバイス面
積が大きくなる。また、ＮＰＮトランジスタはＰＮＰト
ランジスタよりも高速であるが。
プル・ダウン・トランジスタのコレクタを構成するＮ型
ウェルの接合容量のため、スイッチング速度はあまり改
善されない。
ウェルの接合容量のため、スイッチング速度はあまり改
善されない。
Ｃ０発明が解決しようとする課題
本発明の目的は、高速で、しかも複数の論理入力を受取
る場合でも最小の素子数で高密度に集積できるＢｉＣＭ
ＯＳ論理回路を提供することである。
る場合でも最小の素子数で高密度に集積できるＢｉＣＭ
ＯＳ論理回路を提供することである。
００課題を解決するための手段
本発明のＢｉＣＭＯＳ論理回路は、入力信号を受、取る
１対の相補的入力電界効果トランジスタ、及び入力電界
効果トランジスタによって相補的に駆動される１対の相
補的出力バイポーラ・トランジスタを有する。出力バイ
ポーラ・トランジスタのベース間には、１対の相補的放
電電界効果トランジスタが並列に接続される。放電電界
効果トランジスタはダイオード接続され、バイポーラ・
トランジスタのベースの蓄積電荷に対する放電路を与え
る。
１対の相補的入力電界効果トランジスタ、及び入力電界
効果トランジスタによって相補的に駆動される１対の相
補的出力バイポーラ・トランジスタを有する。出力バイ
ポーラ・トランジスタのベース間には、１対の相補的放
電電界効果トランジスタが並列に接続される。放電電界
効果トランジスタはダイオード接続され、バイポーラ・
トランジスタのベースの蓄積電荷に対する放電路を与え
る。
出力バイポーラ・トランジスタ対のプル・アップ・トラ
ンジスタはＮＰＮトランジスタであり、プル・ダウン・
トランジスタはＰＮＰ）−ランジスタである。ＰＮＰト
ランジスタ及びＮチャネル電界効果トランジスタはＰ型
基板に形成され、ＮＰＮトランジスタ及びＰチャネル電
界効果トランジスタはＰ型基板に設けられたＮ型ウェル
に形成される０両方のバイポーラ・トランジスタとも縦
型トランジスタとして形成され、夫々のベースは関連す
る電界効果トランジスタのソース／ドレイン領域として
兼用される０本発明によれば、特別のアイソレーション
手段を用いることなく、１つのウェル領域を用いるだけ
で、高性能なりｉＣＭＯ８論理回路を高密度に形成する
ことができる。
ンジスタはＮＰＮトランジスタであり、プル・ダウン・
トランジスタはＰＮＰ）−ランジスタである。ＰＮＰト
ランジスタ及びＮチャネル電界効果トランジスタはＰ型
基板に形成され、ＮＰＮトランジスタ及びＰチャネル電
界効果トランジスタはＰ型基板に設けられたＮ型ウェル
に形成される０両方のバイポーラ・トランジスタとも縦
型トランジスタとして形成され、夫々のベースは関連す
る電界効果トランジスタのソース／ドレイン領域として
兼用される０本発明によれば、特別のアイソレーション
手段を用いることなく、１つのウェル領域を用いるだけ
で、高性能なりｉＣＭＯ８論理回路を高密度に形成する
ことができる。
Ｅ、実施例
第１図は本発明のＢｉＣＭＯＳ論理回路を示している。
この論理回路は１対の入力ＣＭＯ５ＦＥＴ Ｔｌ及び
Ｔ４、並びに１対の出力バイポーラ・トランジスタＱ１
及びＱ２を有する。ＦＥＴＴ１はＰチャネル・トランジ
スタ、ＦＥＴ Ｔ４はＮチャネル・トランジスタ、ト
ランジスタＱ１はＮＰＮトランジスタ、トランジスタＱ
２はＰＮＰトランジスタである。ＦＥＴＴ１のソース５
は電源電圧ＶＤＤに接続され、ゲート６は入力端子２８
に接続され、ドレイン８はＮＰＮトランジスタＱ１のベ
ース１０に接続されている。ＦＥＴＴ４のドレイン１９
はＰＮＰ トランジスタＱ２のベース２０に接続され、
ゲート２２は入力端子２８に接続され、ソース２４は大
地電圧（ＧＮＤ）にされている基準電圧に接続されてい
る。トランジスタＱ１のコレクタ３は電源電圧ＶＤＤに
接続され、エミッタ１１は出力端子３０に接続されてい
る。トランジスタＱ２の工、ミッタ２１は出力端子３０
に接続され、コレクタ２は基準電圧ＧＮＤに接続されて
いる。
Ｔ４、並びに１対の出力バイポーラ・トランジスタＱ１
及びＱ２を有する。ＦＥＴＴ１はＰチャネル・トランジ
スタ、ＦＥＴ Ｔ４はＮチャネル・トランジスタ、ト
ランジスタＱ１はＮＰＮトランジスタ、トランジスタＱ
２はＰＮＰトランジスタである。ＦＥＴＴ１のソース５
は電源電圧ＶＤＤに接続され、ゲート６は入力端子２８
に接続され、ドレイン８はＮＰＮトランジスタＱ１のベ
ース１０に接続されている。ＦＥＴＴ４のドレイン１９
はＰＮＰ トランジスタＱ２のベース２０に接続され、
ゲート２２は入力端子２８に接続され、ソース２４は大
地電圧（ＧＮＤ）にされている基準電圧に接続されてい
る。トランジスタＱ１のコレクタ３は電源電圧ＶＤＤに
接続され、エミッタ１１は出力端子３０に接続されてい
る。トランジスタＱ２の工、ミッタ２１は出力端子３０
に接続され、コレクタ２は基準電圧ＧＮＤに接続されて
いる。
トランジスタＱ１及びＱ２のベース間には１対のダイオ
ード接続されたＣＭＯ８ＦＥＴ Ｔ２及びＴ３が接続
されている。ＦＥＴＴ２はＰチャネル・トランジスタ、
ＦＥＴ Ｔ３はＮチャネル・トランジスタである。Ｆ
ＥＴＴ２のソースはトランジスタＱ１のベース１０に接
続され、ゲート１３及びソース１２はトランジスタＱ２
のベースに共通に接続されている。ＦＥＴＴ３のドレイ
ン１５及びゲート１６はトランジスタＱ１のベース１０
に共通に接続され、ソース１８はトランジスタＱ２のベ
ース２０に接続されている。
ード接続されたＣＭＯ８ＦＥＴ Ｔ２及びＴ３が接続
されている。ＦＥＴＴ２はＰチャネル・トランジスタ、
ＦＥＴ Ｔ３はＮチャネル・トランジスタである。Ｆ
ＥＴＴ２のソースはトランジスタＱ１のベース１０に接
続され、ゲート１３及びソース１２はトランジスタＱ２
のベースに共通に接続されている。ＦＥＴＴ３のドレイ
ン１５及びゲート１６はトランジスタＱ１のベース１０
に共通に接続され、ソース１８はトランジスタＱ２のベ
ース２０に接続されている。
第２図は第１図のＢｉＣＭＯＳ論理回路の集積回路構造
を示した概略図である。第１図及び第２図の対応する素
子は同じ参照番号で示されている。
を示した概略図である。第１図及び第２図の対応する素
子は同じ参照番号で示されている。
ＰＮＰ トランジスタＱ２及びＮチャネルＦＥＴＴ３．
Ｔ４はＰ＋シリ；ン基板１上に形成されたＰ−エピタキ
シャル層２に形成される。ＮＰＮトランジスタＱ１及び
ＰチャネルＦＥＴ Ｔ１．Ｔ２はエピタキシャル層２
に設けられたＮ ウェル３に形成されている。
Ｔ４はＰ＋シリ；ン基板１上に形成されたＰ−エピタキ
シャル層２に形成される。ＮＰＮトランジスタＱ１及び
ＰチャネルＦＥＴ Ｔ１．Ｔ２はエピタキシャル層２
に設けられたＮ ウェル３に形成されている。
ＰチャネルＦＥＴ ＴｌはＰ＋ソース領域５、Ｐ＋ド
レイン領域８及びポリシリコン・ゲート６＋ によって形成される。ＰチャネルＴ２はＰ ソース領域
９、Ｐ＋ドレイン領域１２及びポリシリコン・ゲート１
３によって形成される。ＮＰＮｈランジスタＱ１はＮ＋
エミッタ領域１１、Ｐ−ベース領域１ｏ及びコレクタ領
域として働くＮ ウェル３によって形成される。Ｎチャ
ネルＦＥＴ Ｔ３はＮ＋ドレイン領−１５、Ｎ＋ソー
ス領域１８及びポリシリコン・ゲート１６によって形成
される。ＮチャネルＦＥＴ Ｔ４はＮ＋ドレンン領域
１９、Ｎ＋リソース域２４及びポリシリコン・ゲート２
２によって形成される。ＰＮＰ トランジスタＱ２はＰ
＋エミッタ領域２１、Ｎ ベース領域２０及びコレクタ
領域として働くエピタキシャル層２によって形成される
。領域４はＴ１のソース領域５と接し゛て設けられたＮ
＋のウェル・コンタクトであり、領域２５はＴ４のソー
ス領域２４と接して設けられたＰ＋の基板コンタクトで
ある。
レイン領域８及びポリシリコン・ゲート６＋ によって形成される。ＰチャネルＴ２はＰ ソース領域
９、Ｐ＋ドレイン領域１２及びポリシリコン・ゲート１
３によって形成される。ＮＰＮｈランジスタＱ１はＮ＋
エミッタ領域１１、Ｐ−ベース領域１ｏ及びコレクタ領
域として働くＮ ウェル３によって形成される。Ｎチャ
ネルＦＥＴ Ｔ３はＮ＋ドレイン領−１５、Ｎ＋ソー
ス領域１８及びポリシリコン・ゲート１６によって形成
される。ＮチャネルＦＥＴ Ｔ４はＮ＋ドレンン領域
１９、Ｎ＋リソース域２４及びポリシリコン・ゲート２
２によって形成される。ＰＮＰ トランジスタＱ２はＰ
＋エミッタ領域２１、Ｎ ベース領域２０及びコレクタ
領域として働くエピタキシャル層２によって形成される
。領域４はＴ１のソース領域５と接し゛て設けられたＮ
＋のウェル・コンタクトであり、領域２５はＴ４のソー
ス領域２４と接して設けられたＰ＋の基板コンタクトで
ある。
領域７はフィールド酸化物領域、領域１４はＰ＋フィー
ルド・ストップ領域である。
ルド・ストップ領域である。
トランジスタＱ１及びＱ２は縦型トランジスタとして形
成されている。ＦＥＴ Ｔｌのドレイン領域８及びＦ
ＥＴ Ｔ２のソース領域９はトランジスタＱ１の外部
ベース領域を構成しており、ＦＥＴ Ｔ３のソース領
域１８及びＦＥＴ Ｔ４のドレイン領域１９はトラン
ジスタＱ２の外部ベース領域を構成している。
成されている。ＦＥＴ Ｔｌのドレイン領域８及びＦ
ＥＴ Ｔ２のソース領域９はトランジスタＱ１の外部
ベース領域を構成しており、ＦＥＴ Ｔ３のソース領
域１８及びＦＥＴ Ｔ４のドレイン領域１９はトラン
ジスタＱ２の外部ベース領域を構成している。
第２図の構造はよく知られたＣＭＯＳプロセスによって
簡単に製造することができる。唯一の相違点はトランジ
スタＱ１及びＱ２の真性ベース領域１０及び２０を形成
するために２つのイオン注入工程が付加されることだけ
である。製造手順は明らかであると思われるので、詳し
い説明は省略する。
簡単に製造することができる。唯一の相違点はトランジ
スタＱ１及びＱ２の真性ベース領域１０及び２０を形成
するために２つのイオン注入工程が付加されることだけ
である。製造手順は明らかであると思われるので、詳し
い説明は省略する。
次に本発明の論理回路の動作について説明する。
入力信号が低レベルの時はＦＥＴ Ｔｌがオン、ＦＥ
Ｔ Ｔ４がオフである。Ｔ１がオンになると、トラン
ジスタＱ１にベース電流が供給され、トランジスタＱ１
がオンになる。出力端子３０にはＶＤＤ−ＶＢＥの高電
圧レベルが発生される。トランジスタＱ２はオフである
。この時ノードＮ１の電圧はＶＤＤであり、ノードＮ１
とＮ２の間の電位差はＦＥＴ Ｔ２のしきい値電圧Ｖ
ＴＰにクランプされる。即ち、ＦＥＴ Ｔ３のしきい
値電圧をＶＴＮとすると、ノードＮ１の電圧＝ＶＤＤの
ときは、基板バイアス効果によりＶＴＮ＞ＶＴＰとなり
、ノードＮ２の電圧はＶＤＤ−ＶＴＰになる。
Ｔ Ｔ４がオフである。Ｔ１がオンになると、トラン
ジスタＱ１にベース電流が供給され、トランジスタＱ１
がオンになる。出力端子３０にはＶＤＤ−ＶＢＥの高電
圧レベルが発生される。トランジスタＱ２はオフである
。この時ノードＮ１の電圧はＶＤＤであり、ノードＮ１
とＮ２の間の電位差はＦＥＴ Ｔ２のしきい値電圧Ｖ
ＴＰにクランプされる。即ち、ＦＥＴ Ｔ３のしきい
値電圧をＶＴＮとすると、ノードＮ１の電圧＝ＶＤＤの
ときは、基板バイアス効果によりＶＴＮ＞ＶＴＰとなり
、ノードＮ２の電圧はＶＤＤ−ＶＴＰになる。
いま、この状態において入力が低レベルから高レベルへ
変わると、Ｔ４がオンになり、Ｔ１がオフになり、ノー
ドＮ２の電圧が低下する。最初はＴ２が強く導通するた
め、トランジスタＱ１のベース電荷は主としてＴ２を通
して引抜かれる。ノードＮ２の電圧が更に低下すると、
Ｔ３の基板バイアス効果が小さくなり、他方Ｔ２の基板
バイアス効果が大きくなり、ＶＴＮ＜ＶＴＰとなって、
Ｔ３が強くベース電荷を引抜くようになる。引抜かれた
ベース電荷はＴ４を通してＧＮＤへ放電する。最終的に
ノードＮ２の電圧がＧＮＤになると。
変わると、Ｔ４がオンになり、Ｔ１がオフになり、ノー
ドＮ２の電圧が低下する。最初はＴ２が強く導通するた
め、トランジスタＱ１のベース電荷は主としてＴ２を通
して引抜かれる。ノードＮ２の電圧が更に低下すると、
Ｔ３の基板バイアス効果が小さくなり、他方Ｔ２の基板
バイアス効果が大きくなり、ＶＴＮ＜ＶＴＰとなって、
Ｔ３が強くベース電荷を引抜くようになる。引抜かれた
ベース電荷はＴ４を通してＧＮＤへ放電する。最終的に
ノードＮ２の電圧がＧＮＤになると。
ノードＮ１はＶＴＮにクランプされ、Ｔ２はほとんどオ
フ状態になる。
フ状態になる。
逆に、入力が高レベルから低レベルに変わる時は、最初
Ｔ３が、次にＴ２がトランジスタＱ２のベース電荷に対
する主放電路を形成し、ベース電荷はＴ１を通してＶＤ
Ｄへ放電する。
Ｔ３が、次にＴ２がトランジスタＱ２のベース電荷に対
する主放電路を形成し、ベース電荷はＴ１を通してＶＤ
Ｄへ放電する。
従って、本発明の回路によれば、いずれの場合でもベー
ス電荷を効率よく引抜く放電路が形成され、高速スイッ
チング動作を得ることができる。
ス電荷を効率よく引抜く放電路が形成され、高速スイッ
チング動作を得ることができる。
また、上述したノード電圧クランプ作用は動作速度を更
に改善する。即ち、いまＴ１がオンで、ノードＮ１の電
圧がＶＤＤ＝５Ｖであるとすると、出力電圧（ＶＤＤ−
ＶＢＥ）は約４．４■、ノードＮ２の電圧（ＶＤＤ−Ｖ
ＴＰ）は約４ｖである。
に改善する。即ち、いまＴ１がオンで、ノードＮ１の電
圧がＶＤＤ＝５Ｖであるとすると、出力電圧（ＶＤＤ−
ＶＢＥ）は約４．４■、ノードＮ２の電圧（ＶＤＤ−Ｖ
ＴＰ）は約４ｖである。
次にＴ４がオンになると、Ｑ２はノードＮ２の電圧が４
．４−ＶＢＥ＝約３．８Ｖ１ｍなった時に導通する。つ
まり、Ｑ２はノードＮ２の電圧が約４Ｖから約３．８ｖ
へ約０．２Ｖ変化するだけでスイッチし、従って内部遅
延が小さく、高速である。
．４−ＶＢＥ＝約３．８Ｖ１ｍなった時に導通する。つ
まり、Ｑ２はノードＮ２の電圧が約４Ｖから約３．８ｖ
へ約０．２Ｖ変化するだけでスイッチし、従って内部遅
延が小さく、高速である。
これに対し、ノードＮ１及びＮ２の間に抵抗を接続した
時は、Ｔ４がオンになる前はノードＮ１及びＮ２の電圧
はＶＤＤ＝５Ｖであり、Ｑ２はノードＮ２の電圧が５Ｖ
−３，８Ｖ＝１．２Ｖだけ変化しなければオンにならな
い。
時は、Ｔ４がオンになる前はノードＮ１及びＮ２の電圧
はＶＤＤ＝５Ｖであり、Ｑ２はノードＮ２の電圧が５Ｖ
−３，８Ｖ＝１．２Ｖだけ変化しなければオンにならな
い。
本発明の論理回路の特徴を列記すれば、以下のとおりで
ある。
ある。
（１）ダイオード接続されたＰチャネルＦＥＴ Ｔ２
及びＮチャネルＦＥＴ Ｔ３による迅速なベース電荷
放電作用及びノード電圧クランプ作用によって高速なス
イッチングが得られる。
及びＮチャネルＦＥＴ Ｔ３による迅速なベース電荷
放電作用及びノード電圧クランプ作用によって高速なス
イッチングが得られる。
（２）ＰチャネルＦＥＴ Ｔｌと並列に１、っ以上の
Ｐチャネルを接続すると共にＮチャネルＦＥＴＴ４と直
列に１つ以上のＮチャネルＦＥＴを接続し、各Ｐ−Ｎ
ＦＥＴ対に別々の入力信号を印加することにより、簡
単に多入力論理回路に変形できる。多入力′の場合でも
、１対のベース放電ＰＭＯ５及びＮＭｏ５トランジスタ
を使用するだけでよい。
Ｐチャネルを接続すると共にＮチャネルＦＥＴＴ４と直
列に１つ以上のＮチャネルＦＥＴを接続し、各Ｐ−Ｎ
ＦＥＴ対に別々の入力信号を印加することにより、簡
単に多入力論理回路に変形できる。多入力′の場合でも
、１対のベース放電ＰＭＯ５及びＮＭｏ５トランジスタ
を使用するだけでよい。
（３）ＮＰＮトランジスタＱ１及びＰＮＰ トランジス
タＱ２は共にエミッタ・フォロワとして動作し。
タＱ２は共にエミッタ・フォロワとして動作し。
ベース−コレクタ接合が順バイアスされないため。
Ｑｌ及びＱ２は不飽和モードで動作でき、高速である。
（４）ＰＮＰプル・ダウン・トランジスタが用いられて
おり、従って、プル・ダウン・トランジスタとしてＮＰ
Ｎ トランジスタを用いこれを別個のウェルに形成した
時のウェル−基板接合容量による速度低下の問題がない
、また、このＰＮＰトランジスタは小さなベース層を有
する縦型トランジスタとして形成でき、高性能なＰＮＰ
を実現できる。
おり、従って、プル・ダウン・トランジスタとしてＮＰ
Ｎ トランジスタを用いこれを別個のウェルに形成した
時のウェル−基板接合容量による速度低下の問題がない
、また、このＰＮＰトランジスタは小さなベース層を有
する縦型トランジスタとして形成でき、高性能なＰＮＰ
を実現できる。
（５）ＮＰＮプル・アップ・トランジスタのコレクトは
ＶＤＤに、ＰＮＰプル・ダウン・トランジスタのコレク
タはＧＮＤに固定されており、従ってＮウェル−基板間
の容量は動作速度に影響しない。
ＶＤＤに、ＰＮＰプル・ダウン・トランジスタのコレク
タはＧＮＤに固定されており、従ってＮウェル−基板間
の容量は動作速度に影響しない。
（６）１つのＮウェルしか必要でなく、また小さな電流
を流すＦＥＴ Ｔ２及びＴ３は小さくてよく。
を流すＦＥＴ Ｔ２及びＴ３は小さくてよく。
しかも夫々Ｑ１、Ｑ２のベース領域を共有する形で形成
できるため、高い集積密度を達成できる。
できるため、高い集積密度を達成できる。
第１図は本発明のＢｉＣＭＯＳ論理回路である。
第２図は第１図の論理回路の集積回路構造の概略図であ
る。
る。
Claims (1)
- 【特許請求の範囲】 １、直列に接続され、その共通接続点が出力端子に接続
された１対の相補的バイポーラ・トランジスタと、 ゲートが入力端子に共通に接続され、上記１対のバイポ
ーラ・トランジスタを相補的に駆動する１対の相補的入
力電界効果トランジスタと、上記１対のバイポーラ・ト
ランジスタのベース間に並列に接続された１対の相補的
放電電界効果トランジスタと を有するＢｉＣＭＯＳ論理回路。 ２、請求項１において、上記放電電界効果トランジスタ
がダイオード接続されていることを特徴とするＢｉＣＭ
ＯＳ論理回路。 ３、電源電圧と出力端子との間に接続された第１のバイ
ポーラ・トランジスタと、 上記出力端子と基準電圧との間に接続された、上記第１
のバイポーラ・トランジスタと相補的な第２のバイポー
ラ・トランジスタと、 上記電源電圧と上記第１のバイポーラ・トランジスタの
ベースとの間に接続され、そのゲートが入力端子に接続
された第１の電界効果トランジスタと、 上記第２のバイポーラ・トランジスタのベースと上記基
準電圧との間に接続され、そのゲートが上記入力端子に
接続された、上記第１の電界効果トランジスタと相補的
な第２の電界効果トランジスタと、 上記第１及び第２のバイポーラ・トランジスタのベース
間に並列に接続された相補的なダイオード接続電界効果
トランジスタと を有するＢｉＣＭＯＳ論理回路。 ４、請求項３において、上記第１の電界効果トランジス
タがＰチャネル・トランジスタであり、上記第２の電界
効果トランジスタがＮチャネル・トランジスタであるこ
とを特徴とするＢｉＣＭＯＳ論理回路。 ５、請求項４において、上記第１のバイポーラ・トラン
ジスタがＮＰＮトランジスタであり、上記第２のバイポ
ーラ・トランジスタがＰＮＰトランジスタであることを
特徴とするＢｉＣＭＯＳ論理回路。 ６、コレクタが電源電圧に接続され、エミッタが出力端
子に接続されたＮＰＮトランジスタと、エミッタが上記
出力端子に接続され、コレクタが基準電圧に接続された
ＰＮＰトランジスタと、ソースが上記電源電圧に接続さ
れ、ドレインが上記ＮＰＮトランジスタのベースに接続
され、ゲートが入力端子に接続された第１のＰチャネル
電界効果トランジスタと、 ドレインが上記ＰＮＰトランジスタのベースに接続され
、ソースが上記基準電圧に接続され、ゲートが上記入力
端子に接続された第１のＮチャネル電界効果トランジス
タと、 ソースが上記ＮＰＮトランジスタのベースに接続され、
ドレイン及びゲートが上記ＰＮＰトランジスタのベース
に共通に接続された第２のＰチャネル電界効果トランジ
スタと、 ドレイン及びゲートが上記ＮＰＮトランジスタのベース
に共通に接続され、ソースが上記ＰＮＰトランジスタの
ベースに接続された第２のＮチャネル電界効果トランジ
スタと を有するＢｉＣＭＯＳ論理回路。 ７、Ｐ型基板に形成されたＮチャネル入力電界効果トラ
ンジスタ、Ｎチャネル放電電界効果トランジスタ及び縦
型のＰＮＰバイポーラ・トランジスタと、 上記基板に設けられたＮウェル領域に形成されたＰチャ
ネル入力電界効果トランジスタ、Ｐチャネル放電電界効
果トランジスタ及び縦型のＮＰＮバイポーラ・トランジ
スタとを有し、 上記Ｎチャネル及びＰチャネルの入力電界効果トランジ
スタのゲートは入力端子に共通に接続され、 上記ＰＮＰ及びＮＰＮのバイポーラ・トランジスタのエ
ミッタは出力端子に共通に接続され、上記ＰＮＰバイポ
ーラ・トランジスタのベース領域は上記Ｎチャネルの入
力電界効果トランジスタ及び放電電界効果トランジスタ
夫々の一方の装置領域を形成し、 上記ＮＰＮバイポーラ・トランジスタのベース領域は上
記Ｐチャネルの入力電界効果トランジスタ及び放電電界
効果トランジスタ夫々の一方の装置領域を形成している
ＢｉＣＭＯＳ論理回路。 ８、上記Ｎチャネル入力電界効果トランジスタの他方の
装置領域及び上記ＰＮＰトランジスタのコレクタは基準
電圧に接続され、 上記Ｐチャネル入力電界効果トランジスタの他方の装置
領域及び上記ＮＰＮトランジスタのコレクタは電源電圧
に接続され、 上記Ｎチャネル放電電界効果トランジスタの他方の装置
領域は自己のゲートに接続されると共に上記ＮＰＮトラ
ンジスタのベース領域に接続され、上記Ｐチャネル放電
電界効果トランジスタの他方の装置領域は自己のゲート
に接続されると共に上記ＰＮＰトランジスタのベースに
接続されているＢｉＣＭＯＳ論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079066A JPH03283816A (ja) | 1990-03-29 | 1990-03-29 | ＢｉＣＭＯＳ論理回路 |
| EP19910302405 EP0451973A3 (en) | 1990-03-29 | 1991-03-20 | A transistor logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079066A JPH03283816A (ja) | 1990-03-29 | 1990-03-29 | ＢｉＣＭＯＳ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283816A true JPH03283816A (ja) | 1991-12-13 |
Family
ID=13679515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079066A Pending JPH03283816A (ja) | 1990-03-29 | 1990-03-29 | ＢｉＣＭＯＳ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0451973A3 (ja) |
| JP (1) | JPH03283816A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141018A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | バイポ−ラ−ｃｍｏｓ混成集積回路 |
-
1990
- 1990-03-29 JP JP2079066A patent/JPH03283816A/ja active Pending
-
1991
- 1991-03-20 EP EP19910302405 patent/EP0451973A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141018A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | バイポ−ラ−ｃｍｏｓ混成集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0451973A3 (en) | 1991-11-06 |
| EP0451973A2 (en) | 1991-10-16 |
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