JPH05268058A - ゲート回路及びそれを含む半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳＦＥＴのホットキャリア耐圧やドレイ
ン・ソース間耐圧より電源電圧を高くしても、そのゲー
ト耐圧を充分に確保できるゲート回路の提供。 【構成】 電源端子８と出力端子７間に接続された第１
素子１及び出力端子７と接地端子９間に接続された第２
素子２からなり、出力端子７に接続の負荷を駆動する出
力段と、駆動用ＭＯＳＦＥＴ３及び一定電圧降下素子５
と電荷引抜用のＭＯＳＦＥＴ４との直列接続体からな
り、第１素子１及び／または第２素子２の入力電極に接
続された駆動段とを有するゲート回路であって、駆動用
のＭＯＳＦＥＴ３の導電型と電荷引抜用のＭＯＳＦＥＴ
４の導電型とが互いに相補であり、かつ、駆動用のＭＯ
ＳＦＥＴ３のゲート酸化膜の厚みが電荷引抜用のＭＯＳ
ＦＥＴ４のゲート酸化膜の厚みよりも厚く構成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲート回路及びそれを
含む半導体装置に係わり、特に、耐圧の低い絶縁ゲート
型ＦＥＴ（以下、これをＭＯＳＦＥＴという）を用いた
ときでも高速動作を行なうことが可能なゲート回路及び
それを含む半導体装置に関する。

【０００２】

【従来の技術】従来、論理回路の分野においては、ｎチ
ャネルＭＯＳＦＥＴ（以下、これをｎＭＯＳＦＥＴとい
う）とｐチャネルＭＯＳＦＥＴ（以下、これをｐＭＯＳ
ＦＥＴという）とを相補結合させたＣＭＯＳＦＥＴから
なるＣＭＯＳＦＥＴ論理回路、バイポーラトランジスタ
からなるバイポーラトランジスタ論理回路、ＣＭＯＳＦ
ＥＴとバイポーラトランジスタとを回路中で結合させた
ＢｉＣＭＯＳ論理回路等が知られている。

【０００３】これら論理回路の中で、ＣＭＯＳＦＥＴ論
理回路は、高集積化が可能であり、しかも、低い消費電
力によって動作するために広く用いられている。バイポ
ーラトランジスタ論理回路は、消費電力が比較的大きく
なるものの、高速動作を行なうことが可能なものであ
る。ＢｉＣＭＯＳ論理回路は、ＣＭＯＳＦＥＴ論理回路
が有する高集積化特性と低消費電力特性、及び、バイポ
ーラトランジスタ論理回路が有する高速動作特性を合わ
せ有するものである。

【０００４】しかるに、近年においては、大規模集積回
路（ＬＳＩ）を構成する場合に、その中に配置されるＭ
ＯＳＦＥＴやバイポーラトランジスタの微細化形成技術
が進歩したことにより、ＬＳＩの高集積化が可能にな
り、しかも、ＭＯＳＦＥＴやバイポーラトランジスタ等
の素子の性能が向上して、ＬＳＩ自体も高速動作が可能
になってきている。その反面、ＭＯＳＦＥＴ素子は、素
子の微細化に伴って素子内部の電界が上昇し、いわゆる
ホットキャリア効果により素子の長期信頼性が損なわれ
るという弊害も生じている。この弊害を除去するために
は、ＭＯＳＦＥＴ素子に供給される電源電圧を低く選
び、前記素子内部の電界を低くすればよい。しかしなが
ら、ＢｉＣＭＯＳ論理回路においては、バイポーラトラ
ンジスタのベース・エミッタ間順方向電圧Ｖｂｅの存在
のため、出力電圧の振幅及び入力電圧の振幅が電源電圧
よりも約２Ｖｂｅだけ小さくなってしまい、その結果と
して、ＢｉＣＭＯＳ論理回路は、低電源電圧による影響
を大きく受け、高速動作を行なうことができないという
新たな弊害が生じるようになる。

【０００５】この新たな弊害を除去するため、ＢｉＣＭ
ＯＳ論理回路において、ＭＯＳＦＥＴには電源電圧より
も低い電圧だけが印加されるような手段を設けるととも
に、その他の素子には電源電圧が印加されるように構成
して、ＢｉＣＭＯＳ論理回路の電源電圧をＭＯＳＦＥＴ
の信頼性により決められる耐圧（以下、これをＭＯＳＦ
ＥＴの耐圧という）よりも高くする幾つかの方法が既に
提案されている。

【０００６】ところで、前記提案による方法の１つに、
特開平１−１２６８２４号や特開平３−１８５９２０号
に開示されている方法、即ち、ＢｉＣＭＯＳ論理回路の
出力段を構成するバイポーラトランジスタのベースに前
記電圧Ｖｂｅに相当する電圧を予めバイアスするように
している方法（以下、これをベースバイアス法という）
である。このベースバイアス法においては、通常、接地
点に接続するようにしていたベース電荷引抜用のＭＯＳ
ＦＥＴのソースに、前記電圧Ｖｂｅまたはその２倍の電
圧２Ｖｂｅを与えるようにし、全てのＭＯＳＦＥＴのド
レイン・ソース間に印加される電圧が電源電圧Ｖｃｃよ
りも前記電圧Ｖｂｅまたは２Ｖｂｅだけ低くなるように
構成している。この構成の採用により、ＢｉＣＭＯＳ回
路に供給される電源電圧をＭＯＳＦＥＴの耐圧より少な
くとも前記電圧Ｖｂｅだけ高く選ぶことが可能になり、
それによって、ＢｉＣＭＯＳ回路を高速動作させること
が可能になる。

【０００７】

【発明が解決しようとする課題】しかしながら、前記ベ
ースバイアス法は、全てのＭＯＳＦＥＴのドレイン・ソ
ース間に印加される電圧が電源電圧Ｖｃｃよりも前記電
圧Ｖｂｅまたは２Ｖｂｅだけ低くなるという利点はある
ものの、ＢｉＣＭＯＳ論理回路の出力段バイポーラトラ
ンジスタを駆動する駆動用のＭＯＳＦＥＴについては、
そのゲート・ソース（基板）間にそのドレイン・ソース
間の印加電圧よりも前記電圧Ｖｂｅだけ高い電圧が印加
されるようになる。即ち、ベースバイアス法は、前述の
ように、ＢｉＣＭＯＳ論理回路に供給される電源電圧
を、ＭＯＳＦＥＴの耐圧よりも前記電圧Ｖｂｅ乃至２Ｖ
ｂｅだけ高く選んでいるものであるが、ＭＯＳＦＥＴの
ドレイン・ソース間の耐圧に基づいて前記電源電圧を設
定すると、前記駆動用のＭＯＳＦＥＴのゲート・ソース
（基板）間にはその耐圧よりも前記電圧Ｖｂｅだけ高い
電圧が印加されることになる。また、ＢｉＣＭＯＳ論理
回路を含む各種の論理回路に用いられるＭＯＳＦＥＴを
構成する場合は、従来の方法によれば、そのゲート酸化
膜の厚さを全てのＭＯＳＦＥＴに対して同じ厚さになる
ように構成している。

【０００８】ここにおいて、駆動用のＭＯＳＦＥＴのゲ
ート酸化膜の厚さを、そのゲート・ソース間の耐圧に基
づいて決定すると、前記駆動用のＭＯＳＦＥＴ以外のＭ
ＯＳＦＥＴに流れる電流が小さくなってしまい、前記各
種の論理回路に供給される電源電圧を高くしたとして
も、前記各種の論理回路を高速動作させることができな
くなる。これとは逆に、前記駆動用のＭＯＳＦＥＴ以外
のＭＯＳＦＥＴのゲート酸化膜の厚さを、そのゲート・
ソース間の耐圧に基づいて決定すると、前記駆動用のＭ
ＯＳＦＥＴがゲート・ソース（基板）間に加わる前記高
い電圧により前記ゲート酸化膜が絶縁破壊を起こすとい
う問題がある。

【０００９】このように、従来は、ＬＳＩで構成される
各素子の耐圧について充分考慮がなされていなかったた
め、実際に高速動作を行なうＬＳＩ構成の論理回路を実
現するのが困難であるという問題もあった。

【００１０】本発明は、前記各種の問題点を除去するも
のであって、その目的は、ＭＯＳＦＥＴのホットキャリ
ア耐圧やドレイン・ソース間の耐圧より電源電圧を高く
しても、そのゲート耐圧を充分に確保できるゲート回路
及びそれを含む半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】前記目的の達成のため
に、本発明は、一方の電源端子と出力端子間に接続され
た第１の素子及び前記出力端子と他方の電源端子間に接
続された第２の素子からなり、前記出力端子に接続の負
荷を駆動する出力段と、少なくとも駆動用の絶縁ゲート
型ＦＥＴ及び一定電圧降下素子と電荷引抜用の絶縁ゲー
ト型ＦＥＴとの直列接続体からなり、前記第１の素子及
び／または第２の素子の入力電極に接続された駆動段と
を有するゲート回路において、前記駆動用の絶縁ゲート
型ＦＥＴの導電型と前記電荷引抜用の絶縁ゲート型ＦＥ
Ｔの導電型とは互いに相補であり、かつ、前記駆動用の
絶縁ゲート型ＦＥＴのゲート酸化膜の厚みと前記電荷引
抜用の絶縁ゲート型ＦＥＴのゲート酸化膜の厚みとが異
なっている第１の手段を具備する。

【００１２】また、前記目的の達成のために、本発明
は、一方の電源端子と出力端子間に接続された第１の素
子及び前記出力端子と他方の電源端子間に接続された第
２の素子からなり、前記出力端子に接続の負荷を駆動す
る出力段と、少なくとも駆動用の絶縁ゲート型ＦＥＴ及
び一定電圧降下素子と電荷引抜用の絶縁ゲート型ＦＥＴ
との直列接続体からなり、前記第１の素子及び／または
第２の素子の入力電極に接続された駆動段とを有するゲ
ート回路において、前記駆動用の絶縁ゲート型ＦＥＴの
導電型と前記電荷引抜用の絶縁ゲート型ＦＥＴの導電型
とは互いに相補であり、かつ、前記駆動用の絶縁ゲート
型ＦＥＴのゲート酸化膜の材料と前記電荷引抜用の絶縁
ゲート型ＦＥＴのゲート酸化膜の材料とが異なっている
第２の手段を具備する。

【００１３】さらに、前記目的の達成のために、本発明
は、互いに隣接配置されたｎ及びｐウェル領域を有し、
前記ｐウェル領域と、前記ｐウェル領域の上側に設けた
一対の高不純物濃度のｎ＋ソース及びドレイン領域と、
前記ｎ＋ソース及びドレイン領域間の前記ｐウェル領域
の表面に第１の絶縁層を介して配置されたゲート電極と
により構成される第１の絶縁ゲート型ＦＥＴ、及び、前
記ｎウェル領域と、前記ｎウェル領域の上側に設けた一
対の高不純物濃度のｐ＋ソース及びドレイン領域と、前
記ｐ＋ソース及びドレイン領域間の前記ｎウェル領域の
表面に第２の絶縁層を介して配置されたゲート電極とに
より構成される第２の絶縁ゲート型ＦＥＴからなり、前
記第１及び第２の絶縁ゲート型ＦＥＴは、導電型が互い
に相補であって、ゲート回路の駆動段を構成している半
導体装置において、前記第１の絶縁層の厚みと前記第２
の絶縁層の厚みとが異なるように構成するか、または、
前記第１の絶縁層の材料と前記第２の絶縁層の材料とが
異なるように構成した第３の手段を具備する。

【００１４】

【作用】前記第１の手段によれば、ゲート回路の出力段
を構成する第１の素子及び／または第２の素子を駆動す
る駆動用のＭＯＳＦＥＴのゲート酸化膜の厚みを、前記
駆動用のＭＯＳＦＥＴ以外のＭＯＳＦＥＴのゲート酸化
膜の厚みよりも厚く構成したので、前記駆動用のＭＯＳ
ＦＥＴのゲート耐圧及びＴＤＤＢ耐圧が、前記駆動用の
ＭＯＳＦＥＴ以外のＭＯＳＦＥＴのゲート耐圧及びＴＤ
ＤＢ耐圧よりも高くなり、前記駆動用のＭＯＳＦＥＴの
ドレイン・ソース間耐圧及びホットキャリア耐圧より
も、ゲート回路に供給される電源電圧を高くすることが
可能になり、それによってゲート回路を高速動作させる
ことが可能になる。

【００１５】前記第２の手段によれば、ゲート回路の出
力段を構成する第１の素子及び／または第２の素子を駆
動する駆動用のＭＯＳＦＥＴのゲート酸化膜の誘電率
を、前記駆動用のＭＯＳＦＥＴ以外のＭＯＳＦＥＴのゲ
ート酸化膜の誘電率よりも大きい材料で構成したので、
前記駆動用のＭＯＳＦＥＴのゲート耐圧及びＴＤＤＢ耐
圧が、前記駆動用のＭＯＳＦＥＴ以外のＭＯＳＦＥＴの
ゲート耐圧及びＴＤＤＢ耐圧よりも高くなり、前記駆動
用のＭＯＳＦＥＴのドレイン・ソース間耐圧及びホット
キャリア耐圧よりも、ゲート回路に供給される電源電圧
を高くすることが可能になり、それによってゲート回路
を高速動作させることが可能になる。

【００１６】前記第３の手段によれば、半導体装置内に
ゲート回路の駆動段を構成している導電型が互いに相補
のＭＯＳＦＥＴを配置形成する場合に、一方の導電型の
ＭＯＳＦＥＴのゲート酸化膜の厚みを、他方の導電型の
ＭＯＳＦＥＴのゲート酸化膜の厚みよりも厚く構成する
か、または、一方の導電型のＭＯＳＦＥＴのゲート酸化
膜の誘電率を、他方の導電型のＭＯＳＦＥＴのゲート酸
化膜の誘電率よりも大きい材料で構成したので、前記一
方の導電型のＭＯＳＦＥＴのゲート耐圧及びＴＤＤＢ耐
圧が、前記他方の導電型のＭＯＳＦＥＴのゲート耐圧及
びＴＤＤＢ耐圧よりも高くなり、前記一方の導電型のＭ
ＯＳＦＥＴのドレイン・ソース間耐圧及びホットキャリ
ア耐圧よりも、ゲート回路に供給される電源電圧を高く
することが可能になり、それによってこの半導体装置内
に形成された前記ゲート回路を高速動作させることが可
能になる。

【００１７】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００１８】図１は、本発明に係わるゲート回路の第１
の実施例を示す回路構成図である。

【００１９】図１において、１はｎｐｎバイポーラトラ
ンジスタ、２はｎＭＯＳＦＥＴ、３は前記ｎｐｎトラン
ジスタ１を駆動する駆動用のｐＭＯＳＦＥＴ、４は前記
ｎｐｎトランジスタ１のベース電荷を引抜く電荷引抜用
のｎＭＯＳＦＥＴ、５は一定電圧降下素子を構成するダ
イオード、６は信号入力端子、７は信号出力端子、８は
第１の電源端子、９は第２の電源端子（接地端子）であ
る。

【００２０】そして、第１の電源端子８と出力端子７間
に接続されたｎｐｎトランジスタ１と、出力端子７と第
２の電源端子９に接続されたｎＭＯＳＦＥＴ２とからな
る回路部分は出力段であって、前記部分はＢｉＮＭＯＳ
ゲート回路を構成している。また、第１の電源端子８と
ｎｐｎトランジスタ１のベース間に接続された駆動用の
ｐＭＯＳＦＥＴ３と、ｎｐｎトランジスタ１のベースと
接地端子９間に接続されたダイオード５と電荷引抜用の
ｎＭＯＳＦＥＴ４の直列接続体とからなる回路部分は駆
動段であって、前記部分は出力段のプルアップ側のｎｐ
ｎトランジスタ１に対して前記ベースバイアス法を適用
した構成になっている。この場合、ｎＭＯＳＦＥＴ２
は、ドレインが出力端子７に、ソースが第２の電源端子
９にそれぞれ接続され、駆動用のｐＭＯＳＦＥＴ３は、
ソースが第１の電源端子８に、ドレインが前記ベースに
それぞれ接続されている。また、電荷引抜用のｎＭＯＳ
ＦＥＴ４は、ドレインがダイオード５のカソードに、ソ
ースが接地端子９にそれぞれ接続されている。さらに、
特に、図示はないが、駆動用のｐＭＯＳＦＥＴ３のゲー
ト酸化膜は、その厚みを電荷引抜用のｎＭＯＳＦＥＴ４
のゲート酸化膜の厚みよりも厚く構成するか、または、
駆動用のｐＭＯＳＦＥＴ３のゲート酸化膜だけを、シリ
コン酸化膜の代わりにタンタルオキサイド等の高誘電率
を有する材料で構成している。

【００２１】ここにおいて、電荷引抜用のｎＭＯＳＦＥ
Ｔ４は、そのオン時にｎｐｎトランジスタ２０のベース
電荷を引抜いて接地端子９に伝達させることにより、ｎ
ｐｎトランジスタ１を確実にオフ状態にし、過渡状態に
おけるｎｐｎトランジスタ１の貫通電流を抑制するもの
である。また、ダイオード５は、そのオン時に両端に発
生する順方向電圧Ｖｂｅによって、駆動用のｐＭＯＳＦ
ＥＴ３及び電荷引抜用のｎＭＯＳＦＥＴ４のドレイン・
ソース間の印加電圧を電源電圧Ｖｃｃよりも前記電圧Ｖ
ｂｅ分だけ低下させるようにするものである。

【００２２】なお、以下の図面においては、特に、明示
がない限り、ｐＭＯＳＦＥＴのウェル（基板）は第１の
電源端子側に接続され、ｎＭＯＳＦＥＴのウェル（基
板）は第２の電源端子側（接地電圧側）に接続されてい
るものである。

【００２３】本実施例のゲート回路は、以下に述べるよ
うな動作を行なう。

【００２４】入力端子６には、正レベルが電源端子８の
供給電圧Ｖｃｃより前記電圧Ｖｂｅだけ低い電圧（Ｖｃ
ｃ−Ｖｂｅ）、負レベルが接地電圧である入力信号が供
給される。まず、入力信号の正レベル期間には、ｎＭＯ
ＳＦＥＴ２がオン状態になって、そのソース・ドレイン
間の電圧降下がほぼ０になり、出力端子７の電圧は接地
電圧に低下し、出力信号は接地電圧（負レベル）にな
る。このとき、駆動用のｐＭＯＳＦＥＴ３はオフ状態に
なり、それに伴ってｎｐｎトランジスタ１もオフになる
が、電荷引抜用のｎＭＯＳＦＥＴ４とダイオード５はオ
ン状態になり、ｎｐｎトランジスタ１のベース電荷を引
抜いて接地点に伝送させるとともに、ダイオード５の両
端に発生する一定電圧Ｖｂｅによって、Ａ点の電圧は前
記電圧Ｖｂｅに設定される。

【００２５】次に、前記入力信号の負レベル期間になる
と、駆動用のｐＭＯＳＦＥＴ３がオン状態になって、そ
のソース・ドレイン間の電圧降下がほぼ０になり、前記
Ａ点の電圧を電源電圧Ｖｃｃに等しくするので、ｎｐｎ
トランジスタ１はオン状態になり、出力端子７の電圧は
電源電圧Ｖｃｃからｎｐｎトランジスタ１のベース・エ
ミッタ間電圧Ｖｂｅを差し引いた電圧（Ｖｃｃ−Ｖｂ
ｅ）に上昇し、出力信号は前記電圧（Ｖｃｃ−Ｖｂｅ）
（正レベル）になる。このとき、ｎＭＯＳＦＥＴ２と電
荷引抜用のｎＭＯＳＦＥＴ４はともにオフ状態になるの
で、前記Ａ点の電圧及び出力端子７の出力電圧に何等の
影響も与えない。

【００２６】このように、本実施例においては、入力信
号及び出力信号は、ともに、正レベルのときが電圧（Ｖ
ｃｃ−Ｖｂｅ）になり、負レベルのときが接地電圧にな
るものであるから、出力信号は入力信号とレベルが一致
し、かつ、その極性だけが反転したものになる。また、
前記Ａ点は、そのオン時に両端に一定電圧Ｖｂｅを発生
させるダイオード５の作用により、正レベル時に電源電
圧Ｖｃｃまで上昇するのに対して、負レベル時に電圧Ｖ
ｂｅまで降下するだけであり、出力端子７の電圧も、正
レベル時に前記電圧（Ｖｃｃ−Ｖｂｅ）に上昇し、負レ
ベル時に接地電圧に低下するので、ｎＭＯＳＦＥＴ２、
ｐＭＯＳＦＥＴ３、それにｎＭＯＳＦＥＴ４の各ドレイ
ン・ソース間には、最大でも前記電圧（Ｖｃｃ−Ｖｂ
ｅ）が印加されるだけで、それ以上の電圧が印加される
ことがなく、しかも、ｎｐｎトランジスタ１において
も、そのコレクタ・エミッタ間に印加される電圧は、最
高でも電源電圧Ｖｃｃより低い電圧（Ｖｃｃ−Ｖｂｅ）
である。

【００２７】ここにおいて、本実施例は、ｎｐｎトラン
ジスタ１のコレクタ・エミッタ間、及び、各ＭＯＳＦＥ
Ｔ２、３、４のドレイン・ソース間の印加電圧は、最大
でも前記電圧（Ｖｃｃ−Ｖｂｅ）に抑えることができる
反面、出力段のプルダウン側がｎＭＯＳＦＥＴ２で構成
されているため、前述のように、出力端子７の出力電圧
の負レベルは接地電位まで低下する。このため、駆動用
のｐＭＯＳＦＥＴ３のゲート・ソース（基板）間には前
記電圧（Ｖｃｃ−Ｖｂｅ）よりも高い電源電圧Ｖｃｃが
直接印加され、この高い電源電圧Ｖｃｃにより駆動用の
ｐＭＯＳＦＥＴ３のゲート酸化膜が絶縁破壊を起こす可
能性がある。

【００２８】そこで、本実施例は、前記絶縁破壊を防ぐ
ための手段を設けているもので、その手段の第１のもの
は、駆動用のｐＭＯＳＦＥＴ３のゲート酸化膜の厚さ
を、それ以外のＭＯＳＦＥＴ、即ち、ｎＭＯＳＦＥＴ
２、４のゲート酸化膜の厚さよりも厚く構成したもので
あり、また、その手段の第２のものは、駆動用のｐＭＯ
ＳＦＥＴ３のゲート酸化膜の材料を、シリコン酸化膜か
らタンタルオキサイド等の高誘電率を有する材料に換
え、駆動用のｐＭＯＳＦＥＴ３のゲート耐圧が高くなる
ように構成したものである。このような手段を講じるこ
とにより、駆動用のｐＭＯＳＦＥＴ３のゲート・ソース
（基板）間に前記高い電源電圧Ｖｃｃが直接印加されて
も、駆動用のｐＭＯＳＦＥＴ３のゲート酸化膜が絶縁破
壊を起こすことがなくなる。

【００２９】従って、本実施例によれば、ｎＭＯＳＦＥ
Ｔ２、ｐＭＯＳＦＥＴ３、ｎＭＯＳＦＥＴ４において、
そのドレイン・ソース間、ゲート・ソース間、及び、ゲ
ート・ドレイン間の印加電圧は、ｐＭＯＳＦＥＴ３のゲ
ート・ソース間の印加電圧を除いて、最高でも電源電圧
Ｖｃｃより低い電圧（Ｖｃｃ−Ｖｂｅ）に過ぎないこと
から、電源電圧Ｖｃｃを、ｎＭＯＳＦＥＴ２、ｐＭＯＳ
ＦＥＴ３、ｎＭＯＳＦＥＴ４の信頼性により決められる
耐圧（ＭＯＳＦＥＴの耐圧）よりも前記電圧Ｖｂｅ分だ
け高く選ぶことが可能になり、高速動作の可能なＢｉＮ
ＭＯＳ論理回路を得ることができる。また、この場合
に、駆動用のｐＭＯＳＦＥＴ３のゲート・ソース（基
板）間に前記高い電源電圧Ｖｃｃが直接印加されたとし
ても、前記手段の採用によって、駆動用のｐＭＯＳＦＥ
Ｔ３のゲート酸化膜が絶縁破壊を起こすことがないの
で、高信頼性を有する前記ゲート回路が得られることに
なる。

【００３０】続く、図２は、本発明に係わるゲート回路
の第２の実施例を示す回路構成図である。

【００３１】図２において、１０は第２のｎｐｎバイポ
ーラトランジスタ、１１は前記ｎｐｎトランジスタ１０
を駆動する第２の駆動用のｎＭＯＳＦＥＴ、１２は前記
ｎｐｎトランジスタ１０のベース電荷を引抜く第２の電
荷引抜用のｐＭＯＳＦＥＴ、１３は任意の電圧Ｖａを供
給する第３の電源端子であり、その他、図１に示す構成
要素と同じ構成要素には同じ符号を付けている。

【００３２】そして、出力段は、第１のｎｐｎトランジ
スタ１と、出力端子７と第２の電源端子９間に接続され
た第２のｎｐｎトランジスタ１０とからなり、これらは
トーテムポール型のＢｉＣＭＯＳゲート回路を構成して
いる。また、駆動段は、出力段のプルアップ側に関連す
る回路部分が、第１の駆動用のｐＭＯＳＦＥＴ３、及
び、一定電圧降下素子を構成するダイオード５と第１の
電荷引抜用のｎＭＯＳＦＥＴ４の直列接続体からなり、
同じくプルダウン側に関連する回路部分が、出力端子７
と第２のｎｐｎトランジスタ１０のベース間に接続され
た第２の駆動用のｎＭＯＳＦＥＴ１１、前記ベースと第
３の電源端子１３に接続された第２の電荷引抜用のｐＭ
ＯＳＦＥＴ１２からなっていて、駆動段は出力段のプル
アップ側及びプルダウン側の双方にベースバイアス法を
適用した構成のものである。この場合、第１の電荷引抜
用のｎＭＯＳＦＥＴ４は、ソースが第３の電源端子１３
に接続され、第２の駆動用のｎＭＯＳＦＥＴ１１は、ド
レインが出力端子７に、ソースが第２のｎｐｎトランジ
スタ１０のベースにそれぞれ接続されている。第２の電
荷引抜用のｐＭＯＳＦＥＴ１２は、ソースが前記ベース
に、ドレインが第２の電源端子９に、ゲートが出力端子
７にそれぞれ接続されている。この他に、前述の実施例
と同様に、特に、図示はないが、第１の駆動用のｐＭＯ
ＳＦＥＴ３のゲート酸化膜は、その厚みを他のＭＯＳＦ
ＥＴ、即ち、第１の電荷引抜用のｎＭＯＳＦＥＴ４、第
２の駆動用のｎＭＯＳＦＥＴ１１、第２の電荷引抜用の
ｐＭＯＳＦＥＴ１２のゲート酸化膜の厚みよりも厚く構
成するか、または、第１の駆動用のｐＭＯＳＦＥＴ３の
ゲート酸化膜だけをシリコン酸化膜に代えてタンタルオ
キサイド等の高誘電率を有する材料で構成している。

【００３３】本実施例のゲート回路は、以下に述べるよ
うな動作を行なう。

【００３４】入力端子６には、正レベルが電源電圧Ｖｃ
ｃより前記電圧Ｖｂｅだけ低い電圧（Ｖｃｃ−Ｖｂ
ｅ）、負レベルが前記電圧Ｖｂｅである入力信号が供給
される。まず、入力信号の正レベル期間には、出力段の
プルダウン側の部分において、第２の駆動用のｎＭＯＳ
ＦＥＴ１１及び第２のｎｐｎトランジスタ１０がともに
オン状態になり、出力端子７の電圧は第２のｎｐｎトラ
ンジスタ１０のベース・エミッタ間電圧Ｖｂｅに低下
し、出力信号は電圧Ｖｂｅ（負レベル）になる。このと
き、出力段のプルアップ側の部分において、第１の駆動
用のｐＭＯＳＦＥＴ３及び第２の電荷引抜用のｐＭＯＳ
ＦＥＴ１２はともにオフ状態になるが、第１の電荷引抜
用のｎＭＯＳＦＥＴ４及びダイオード５がともにオン状
態になって、Ａ点の電圧が前記電圧Ｖｂｅと任意の電圧
Ｖａとの和電圧（Ｖｂｅ＋Ｖａ）に設定される（ただ
し、Ｖｂｅ≧Ｖａ）。

【００３５】次に、前記入力信号の負レベル期間に入る
と、前記プルアップ側の部分において、第１の駆動用の
ｐＭＯＳＦＥＴ３がオン状態になり、Ａ点の電圧が電源
電圧Ｖｃｃまで上昇するので、第１のｎｐｎトランジス
タ１がオン状態になり、出力端子７の電圧は電源電圧Ｖ
ｃｃから第１のｎｐｎトランジスタ１のベース・エミッ
タ間電圧Ｖｂｅを差し引いた電圧（Ｖｃｃ−Ｖｂｅ）に
上昇し、出力信号は電圧（Ｖｃｃ−Ｖｂｅ）（正レベ
ル）になる。このとき、前記プルアップ側の部分におい
ては、第１の電荷引抜用のｎＭＯＳＦＥＴ４及びダイオ
ード５がともにオフ状態になって、前記Ａ点の電圧及び
出力端子７の電圧に何等の影響も与えないが、前記プル
ダウン側の部分においては、前記第２の駆動用のｎＭＯ
ＳＦＥＴ１１及び第２のｎｐｎトランジスタ１０はとも
にオフ状態になり、第２の電荷引抜用のｐＭＯＳＦＥＴ
１２がオン状態になって、Ｂ点の電圧は前記電圧Ｖｂｅ
と前記電圧Ｖａとの和電圧（Ｖｂｅ＋Ｖａ）に設定され
る。

【００３６】このように、本実施例においては、入力信
号及び出力信号は、ともに、正レベルが電圧（Ｖｃｃ−
Ｖｂｅ）、負レベルが電圧Ｖｂｅであって、出力信号は
入力信号とレベルが一致し、かつ、極性の反転したもの
になる。そして、前記Ａ点は、正レベル時に電源電圧Ｖ
ｃｃまで上昇し、負レベル時に前記和電圧（Ｖｂｅ＋Ｖ
ａ）に降下するので、第１の駆動用のｐＭＯＳＦＥＴ３
及び第１の電荷引抜用のｎＭＯＳＦＥＴ４の各ドレイン
・ソース間には、最大でも電圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖ
ａ）｝が印加されるだけである。また、前記Ｂ点は、正
レベル時に前記電圧（Ｖｃｃ−Ｖｂｅ）に上昇し、負レ
ベル時に前記和電圧（Ｖｂｅ＋Ｖａ）に降下するので、
第２の駆動用のｎＭＯＳＦＥＴ１１及び第２の電荷引抜
用のｐＭＯＳＦＥＴ１２の各ドレイン・ソース間にも、
最大で電圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖａ）｝が印加される
に過ぎない。さらに、各ｎｐｎトランジスタ１、１０の
コレクタ・エミッタ間の印加電圧も、最大で、電源電圧
Ｖｃｃより低い電圧（Ｖｃｃ−Ｖｂｅ）になる。

【００３７】この場合、本実施例においても、各ｎｐｎ
トランジスタ１、１０のコレクタ・エミッタ間の印加電
圧は、最大で前記電圧（Ｖｃｃ−Ｖｂｅ）であり、各Ｍ
ＯＳＦＥＴ３、４、１１、１２のドレイン・ソース間の
印加電圧は、最大でも前記電圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖ
ａ）｝に抑えることができ、しかも、両ｎＭＯＳＦＥＴ
４、１１及びｐＭＯＳＦＥＴ１２のゲート・ソース（基
板）間の印加電圧も、最大で前記電圧｛Ｖｃｃ−（Ｖｂ
ｅ＋Ｖａ）｝に抑えることができるものの、第１の駆動
用のｐＭＯＳＦＥＴ３のゲート・ソース（基板）間の印
加電圧は、第２のｎｐｎトランジスタ１０のオン時に出
力端子７の負レベルが電圧Ｖｂｅまで低下するので、前
記電圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖａ）｝より電圧Ｖａ分だ
け高い電圧（Ｖｃｃ−Ｖｂｅ）が印加されるようにな
り、前記高い電圧（Ｖｃｃ−Ｖｂｅ）の印加で第１の駆
動用のｐＭＯＳＦＥＴ３のゲート酸化膜が絶縁破壊を起
こす可能性がある。

【００３８】そこで、本実施例においても、前記絶縁破
壊を防ぐ手段として、第１の駆動用のｐＭＯＳＦＥＴ３
のゲート酸化膜は、その厚さを他のＭＯＳＦＥＴ４、１
１、１２のゲート酸化膜の厚さよりも厚く構成する手
段、または、第１の駆動用のｐＭＯＳＦＥＴ３のゲート
酸化膜を、シリコン酸化膜に代えてタンタルオキサイド
等の高誘電率を有する材料で構成する手段を付加し、第
１の駆動用のｐＭＯＳＦＥＴ３のゲート耐圧を他のもの
よりも高くしている。前記手段の採用により、第１の駆
動用のｐＭＯＳＦＥＴ３のゲート・ソース（基板）間に
前記高い電圧（Ｖｃｃ−Ｖｂｅ）が印加されても、第１
の駆動用のｐＭＯＳＦＥＴ３のゲート酸化膜が絶縁破壊
を起こすことがない。

【００３９】従って、本実施例によれば、ｐＭＯＳＦＥ
Ｔ３、ｎＭＯＳＦＥＴ４、ｎＭＯＳＦＥＴ１１、ｐＭＯ
ＳＦＥＴ１２において、そのドレイン・ソース間、ゲー
ト・ソース（基板）間、及び、ゲート・ドレイン間の印
加電圧は、ｐＭＯＳＦＥＴ３のゲート・ソース（基板）
間の印加電圧を除いて、最大でも前記電圧｛Ｖｃｃ−
（Ｖｂｅ＋Ｖａ）｝に過ぎないので、電源電圧Ｖｃｃ
を、各ＭＯＳＦＥＴ３、４、１１、１２の信頼性により
決められる耐圧（ＭＯＳＦＥＴの耐圧）よりも前記電圧
（Ｖｂｅ＋Ｖａ）分だけ高く選ぶことが可能になり、高
速動作の可能なＢｉＣＭＯＳゲート回路を得ることがで
きるものである。また、この場合、第１の駆動用のｐＭ
ＯＳＦＥＴ３のゲート・ソース（基板）間に前記高い電
源電圧（Ｖｃｃ−Ｖｂｅ）が直接印加されても、前記手
段により第１の駆動用のｐＭＯＳＦＥＴ３のゲート酸化
膜が絶縁破壊を起こすことがないので、高信頼性を有す
る前記ゲート回路を得ることができる。

【００４０】続く、図３は、図２のゲート回路における
出力段のプルアップ側のトランジスタ１及びその駆動段
を構成してなる半導体装置の一実施例を示す断面図であ
る。

【００４１】図３において、１４はｎ型ウェル領域、１
５はｐ＋高不純物濃度のドレイン拡散層、１６はｐ＋高
不純物濃度のソース拡散層、１７はゲート電極、１８は
ゲート酸化膜、１９はｐ型ウェル領域、２０はｎ＋高不
純物濃度のソース拡散層、２１はｎ＋高不純物濃度のド
レイン拡散層、２２はゲート電極、２３はゲート酸化
膜、２４はフィールド酸化膜であり、その他、図２に示
す構成要素と同じ構成要素には同じ符号を付けている。

【００４２】そして、ｎ型ウェル領域１４、ｐ＋高不純
物濃度のドレイン拡散層１５、ｐ＋高不純物濃度のソー
ス拡散層１６、ゲート電極１７、ゲート酸化膜１８から
なる部分は、第１の駆動用のｐＭＯＳＦＥＴ３を構成し
ており、ｐ型ウェル領域１９、ｎ＋高不純物濃度のソー
ス拡散層２０、ｎ＋高不純物濃度のドレイン拡散層２
１、ゲート電極２２、ゲート酸化膜２３からなる部分
は、第１の電荷引抜用のｎＭＯＳＦＥＴ４を構成してい
る。この場合、第１の駆動用のｐＭＯＳＦＥＴ３側のゲ
ート酸化膜１８の厚さを、第１の引抜用のｎＭＯＳＦＥ
Ｔ４のゲート酸化膜２３の厚さよりも厚く構成してい
る。

【００４３】前記構成において、いま、ゲート回路に供
給される電源電圧Ｖｃｃを、第１の駆動用のｐＭＯＳＦ
ＥＴ３や第１の引抜用のｎＭＯＳＦＥＴ４の信頼性で決
まる耐圧（ＭＯＳＦＥＴの耐圧）よりも、第１のｎｐｎ
トランジスタ１をベースバイアスした分、即ち、電圧
（Ｖｂｅ＋Ｖａ）分だけ高く設定した場合に、前述の理
由によって、第１の駆動用のｐＭＯＳＦＥＴ３のゲート
・ソース（基板）間に、第１の電荷引抜用のｎＭＯＳＦ
ＥＴ４のゲート・ソース（基板）間に印加される最大電
圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖａ）｝よりも高い電圧（Ｖｃ
ｃ−Ｖｂｅ）が印加されることがあるが、本実施例にお
いては、第１の駆動用のｐＭＯＳＦＥＴ３のゲート酸化
膜１８の厚さを、第１の電荷引抜用のｎＭＯＳＦＥＴ４
のゲート酸化膜２３の厚さよりも厚く構成しているの
で、第１の駆動用のｐＭＯＳＦＥＴ３のゲート耐圧及び
ＴＤＤＢ耐圧を充分確保することができるものである。
このため、ゲート回路の電源電圧Ｖｃｃを前記ＭＯＳＦ
ＥＴの耐圧よりも前記電圧（Ｖｂｅ＋Ｖａ）分だけ高く
設定することが可能になり、それによりゲート回路を高
速動作させることが可能になる。

【００４４】前述の場合、第１の駆動用のｐＭＯＳＦＥ
Ｔ３のゲート酸化膜１８の厚さは、電源電圧Ｖｃｃを２
Ｖ程度に設定した場合、他のＭＯＳＦＥＴ、即ち、第１
の電荷引抜用のｎＭＯＳＦＥＴ４のゲート酸化膜２３の
厚さの約１．５倍程度に選択するのが好ましい。

【００４５】一般に、ＭＯＳＦＥＴのゲート酸化膜の厚
さを厚くすると、そのゲート容量が小さくなって、同一
入力に対するドレイン電流は小さくなるが、本実施例の
場合においては、第１の駆動用のｐＭＯＳＦＥＴ３のゲ
ート酸化膜１８の厚みを厚くするように構成しても、ゲ
ート・ソース（基板）間に前記高い電圧（Ｖｃｃ−Ｖｂ
ｅ）が印加されるので、第１の駆動用のｐＭＯＳＦＥＴ
３を流れるドレイン電流は小さくならない。

【００４６】ここにおいて、第１の駆動用のｐＭＯＳＦ
ＥＴ３のゲート酸化膜１８の厚さを、他のＭＯＳＦＥ
Ｔ、即ち、第１の電荷引抜用のｎＭＯＳＦＥＴ４のゲー
ト酸化膜２３の厚さよりも厚くするための手段に付いて
述べると、その１つの手段は、始めに、全てのＭＯＳＦ
ＥＴに対して同じ厚さのゲート酸化膜を形成し、次い
で、第１の駆動用のｐＭＯＳＦＥＴ３を除いた他のＭＯ
ＳＦＥＴ、即ち、第１の電荷引抜用のｎＭＯＳＦＥＴ４
のゲート酸化膜２３の領域を窒化膜で覆い、続いて、第
１の駆動用のｐＭＯＳＦＥＴ３のゲート酸化膜１８の領
域に酸化膜を追加形成する手段であり、もう１つの手段
は、始めに、第１の駆動用のｐＭＯＳＦＥＴ３及び第１
の電荷引抜用のｎＭＯＳＦＥＴ４の中のどちらか一方を
形成し、次に、その形成したＭＯＳＦＥＴを酸化膜等の
絶縁物により覆い、その後でもう一方のＭＯＳＦＥＴを
形成する手段であり、その他にも種々の手段が考えられ
る。

【００４７】また、第１の駆動用のｐＭＯＳＦＥＴ３の
ゲート酸化膜１８の厚みを、第１の電荷引抜用のｎＭＯ
ＳＦＥＴ４のゲート酸化膜２３の厚みと異ならせる代わ
りに、第１の駆動用のｐＭＯＳＦＥＴ３のゲート酸化膜
１８を、他のＭＯＳＦＥＴ、即ち、第１の電荷引抜用の
ｎＭＯＳＦＥＴ４のゲート酸化膜２３よりも誘電率が高
い材料で形成しても、前記効果と同様の効果を得ること
ができる。この理由は、ゲート酸化膜１８に誘電率が高
い材料を用いた場合、同じゲート容量を得るために必要
なゲート酸化膜１８の膜厚が厚くなるので、第１の駆動
用のｐＭＯＳＦＥＴ３のゲート酸化膜１８の厚みを、他
のＭＯＳＦＥＴ、即ち、第１の電荷引抜用のｎＭＯＳＦ
ＥＴ４のゲート酸化膜２３のゲート酸化膜２３の厚みよ
りも厚く構成しても、そのゲート容量を第１の電荷引抜
用のｎＭＯＳＦＥＴ４のゲート容量と同程度にすること
ができる。そして、この場合には、第１の電荷引抜用の
ｎＭＯＳＦＥＴ４のゲート・ソース（基板）間の印加電
圧が高くなった分だけ、そのドレイン電流を大きくする
ことができ、ゲート回路をさらに高速動作させることが
可能になる。

【００４８】次に、図４は、本発明に係わるゲート回路
の第３の実施例を示す回路構成図である。

【００４９】図４において、２５は第２のｐｎｐバイポ
ーラトランジスタ、２６は第２の駆動用のｎＭＯＳＦＥ
Ｔ、２７は第２の電荷引抜用のｐＭＯＳＦＥＴ、２８は
第２の一定電圧降下素子を構成するダイオード、２９は
第４の電源端子であり、その他、図１及び図２に示す構
成要素と同じ構成要素には同じ符号を付けている。

【００５０】そして、出力段は、第１のｎｐｎトランジ
スタ１と、出力端子７と接地端子９間に接続された第２
のｐｎｐトランジスタ２５とからなり、これらは相補の
バイポーラトランジスタ１、２５を用いたＣＢｉＣＭＯ
Ｓゲート回路を構成している。また、駆動段は、出力段
のプルアップ側の部分が、第１の駆動用のｐＭＯＳＦＥ
Ｔ３、及び、一定電圧降下素子を構成するダイオード５
と第１の電荷引抜用のｎＭＯＳＦＥＴ４の直列接続体か
らなり、同じくプルダウン側の部分が、第４の電源端子
２９と第２のｐｎｐトランジスタ２５のベース間に接続
された第２の電荷引抜用のｐＭＯＳＦＥＴ２７及びダイ
オード２８の直列接続体と、前記ベースと接地端子９間
に接続された第２の駆動用のｎＭＯＳＦＥＴ２６からな
っていて、駆動段は出力段のプルアップ側及びプルダウ
ン側の部分の双方にベースバイアス法を適用した構成を
有している。この場合、第２のｐｎｐトランジスタ２５
は、エミッタが出力端子７に、コレクタが接地端子９に
それぞれ接続され、第２の駆動用のｎＭＯＳＦＥＴ２６
は、ドレインが前記ベースに、ソースが接地端子９にそ
れぞれ接続されている。第２の電荷引抜用のｐＭＯＳＦ
ＥＴ２７は、ソースが第４の電源端子２９に、ドレイン
がダイオード２８のアノードにそれぞれ接続されてい
る。

【００５１】本実施例の動作については、出力段のプル
アップ側の部分を駆動する駆動段の構成は前述の第２の
実施例の構成と同じであるので、前記部分に付いての動
作の説明は省略し、ここでは出力段のプルダウン側の部
分を駆動する駆動段の動作について説明する。

【００５２】入力端子６には、正レベルが電源電圧Ｖｃ
ｃより前記電圧Ｖｂｅだけ低い電圧（Ｖｃｃ−Ｖｂ
ｅ）、負レベルが前記電圧Ｖｂｅである入力信号が供給
される。まず、入力信号の正レベル期間には、第２の駆
動用のｎＭＯＳＦＥＴ２６がオン状態になり、Ｂ点の電
圧が接地電圧に降下するので、第２のｐｎｐトランジス
タ２５がオン状態になり、出力端子７の電圧は第２のｐ
ｎｐトランジスタ２５のベース・エミッタ間電圧Ｖｂｅ
にまで降下し、出力信号は電圧Ｖｂｅ（負レベル）にな
る。このとき、第２の電荷引抜用のｐＭＯＳＦＥＴ２７
及びダイオード２８がともにオフ状態になっており、Ｂ
点の電圧は接地電位に維持される。

【００５３】次に、前記入力信号の負レベル期間に入る
と、第２の駆動用のｎＭＯＳＦＥＴ２６がオフ状態にな
り、それに伴って第２のｐｎｐトランジスタ２５もオフ
状態になるが、第２の電荷引抜用のｐＭＯＳＦＥＴ２７
及びダイオード２８がともにオン状態になり、前記Ｂ点
の電圧は第４の電源端子２９の供給電圧（Ｖｃｃ−Ｖ
ａ）から前記電圧Ｖｂｅを差し引いた電圧、即ち、電圧
｛Ｖｃｃ−（Ｖｂｅ＋Ｖａ）｝に設定される（ただし、
ここでもＶｂｅ≧Ｖａ）。

【００５４】このように、本実施例においても、入力信
号及び出力信号は、ともに、正レベルが電圧（Ｖｃｃ−
Ｖｂｅ）、負レベルが電圧Ｖｂｅであって、出力信号は
入力信号とレベルが一致し、かつ、極性の反転したもの
になる。そして、前記Ａ点は、第２の実施例のところで
述べたように、正レベル時に電源電圧Ｖｃｃに上昇し、
負レベル時に前記和電圧（Ｖｂｅ＋Ｖａ）に降下するの
で、第１の駆動用のｐＭＯＳＦＥＴ３及び第１の電荷引
抜用のｎＭＯＳＦＥＴ４の各ドレイン・ソース間には、
最大でも電圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖａ）｝が印加され
るに過ぎない。また、前記Ｂ点は、正レベル時に前記電
圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖａ）｝にまで上昇し、負レベ
ル時に接地電圧に降下するので、第２の駆動用のｎＭＯ
ＳＦＥＴ２６及び第２の電荷引抜用のｐＭＯＳＦＥＴ２
７の各ドレイン・ソース間には、最大でも電圧｛Ｖｃｃ
−（Ｖｂｅ＋Ｖａ）｝が印加されるに過ぎない。さら
に、第１及び第２のトランジスタ１、２５のコレクタ・
エミッタ間の印加電圧も、最大で、電源電圧Ｖｃｃより
低い電圧（Ｖｃｃ−Ｖｂｅ）になる。

【００５５】この場合、本実施例においても、第１及び
第２のトランジスタ１、２５のコレクタ・エミッタ間の
印加電圧は、最大で前記電圧（Ｖｃｃ−Ｖｂｅ）であ
り、各ＭＯＳＦＥＴ３、４、２６、２７のドレイン・ソ
ース間の印加電圧は、最大でも前記電圧｛Ｖｃｃ−（Ｖ
ｂｅ＋Ｖａ）｝に抑えることができ、かつ、第１及び第
２の電荷引抜用のＭＯＳＦＥＴ４、２７のゲート・ソー
ス（基板）間の印加電圧も、最大、前記電圧｛Ｖｃｃ−
（Ｖｂｅ＋Ｖａ）｝に抑えることができる。

【００５６】しかるに、第１の駆動用のｐＭＯＳＦＥＴ
３のゲート・ソース（基板）間の印加電圧は、出力端子
７の出力電圧が負レベル時に電圧Ｖｂｅに降下するた
め、また、第２の駆動用のｎＭＯＳＦＥＴ２６のゲート
・ソース（基板）間の印加電圧は、出力端子７の出力電
圧が正レベル時に電圧（Ｖｃｃ−Ｖｂｅ）まで上昇する
ために、前記電圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖａ）｝より電
圧Ｖａ分だけ高い電圧（Ｖｃｃ−Ｖｂｅ）が印加される
ようになる。このため、前記高い電圧（Ｖｃｃ−Ｖｂ
ｅ）の印加により第１及び第２の駆動用のＭＯＳＦＥＴ
３、２６のゲート酸化膜が絶縁破壊を起こす可能性があ
る。

【００５７】そこで、本実施例においても、前記絶縁破
壊を防ぐ手段として、第１及び第２の駆動用のＭＯＳＦ
ＥＴ３、２６のゲート酸化膜は、その厚さを他のＭＯＳ
ＦＥＴ４、２７のゲート酸化膜の厚さよりも厚く構成す
るする手段、または、第１及び第２の駆動用のＭＯＳＦ
ＥＴ３、２６のゲート酸化膜をシリコン酸化膜に代えて
タンタルオキサイド等の高誘電率を有する材料で構成す
る手段を採用し、第１及び第２の駆動用のＭＯＳＦＥＴ
３、２６のゲート耐圧を他のものよりも高くしているの
で、第１及び第２の駆動用のＭＯＳＦＥＴ３、２６のゲ
ート・ソース（基板）間に前記高い電圧（Ｖｃｃ−Ｖｂ
ｅ）が印加されても、それらのゲート酸化膜が絶縁破壊
を起こすことがない。

【００５８】従って、本実施例においても、ｐＭＯＳＦ
ＥＴ３、ｎＭＯＳＦＥＴ４、ｎＭＯＳＦＥＴ２６、ｐＭ
ＯＳＦＥＴ２７において、そのドレイン・ソース間、ゲ
ート・ソース（基板）間、及び、ゲート・ドレイン間の
印加電圧は、ｐＭＯＳＦＥＴ３及びｎＭＯＳＦＥＴ２６
のゲート・ソース（基板）間の印加電圧を除いて、最大
でも前記電圧｛Ｖｃｃ−（Ｖｂｅ＋Ｖａ）｝になるに過
ぎないので、電源電圧Ｖｃｃを、各ＭＯＳＦＥＴ３、
４、２６、２７の信頼性により決められる耐圧（ＭＯＳ
ＦＥＴの耐圧）よりも前記電圧（Ｖｂｅ＋Ｖａ）分だけ
高く選ぶことが可能になり、高速動作の可能なＣＢｉＣ
ＭＯＳゲート回路を得ることができる。また、この場
合、第１の駆動用のｐＭＯＳＦＥＴ３または第２の駆動
用のｎＭＯＳＦＥＴ２６のゲート・ソース（基板）間に
前記高い電源電圧（Ｖｃｃ−Ｖｂｅ）が直接印加されて
も、前記手段により第１の駆動用のｐＭＯＳＦＥＴ３ま
たは第２の駆動用のｎＭＯＳＦＥＴ２６のゲート酸化膜
が絶縁破壊を起こすことがないので、高信頼性を有する
前記ゲート回路を得ることができる。

【００５９】次に、図５は、本発明に係わるゲート回路
の第４の実施例を示す回路構成図である。

【００６０】図５において、図４に示す構成部分と同じ
構成部分については同じ符号を付けている。

【００６１】そして、本実施例は、前述の第３の実施例
において、第１の電荷引抜用のｎＭＯＳＦＥＴ４のソー
スを第３の電源端子１３に、また、第２の電荷引抜用の
ｐＭＯＳＦＥＴ２７のソースを第４の電源端子２９にそ
れぞれ接続する代わりに出力端子７に接続したもので、
前述の第３の実施例と同様に、出力段はＣＢｉＣＭＯＳ
ゲート回路を構成し、その出力段のプルアップ側及びプ
ルダウン側の双方の駆動段にベースバイアス法を適用し
た構成を有している。

【００６２】本実施例の動作は、前述の第４の実施例に
おける電圧Ｖａの代わりに、出力端子７に得られる電圧
Ｖｂｅを利用している点を除けば、前述の第４の実施例
の動作とほぼ同じであるので、これ以上の詳しい説明は
省略する。

【００６３】本実施例においても、入力信号及び出力信
号は、ともに、正レベルが電圧（Ｖｃｃ−Ｖｂｅ）、負
レベルが電圧Ｖｂｅであって、出力信号は入力信号とレ
ベルが一致し、かつ、極性の反転したものになる。そし
て、前記Ａ点は、正レベル時に電源電圧Ｖｃｃまで上昇
し、負レベル時に電圧２Ｖｂｅにまで降下するので、第
１の駆動用のｐＭＯＳＦＥＴ３及び第１の電荷引抜用の
ｎＭＯＳＦＥＴ４の各ドレイン・ソース間には、最大で
も電圧（Ｖｃｃ−２Ｖｂｅ）が印加されるだけである。
また、前記Ｂ点は、正レベル時に前記電圧（Ｖｃｃ−２
Ｖｂｅ）に上昇し、負レベル時に接地電圧にまで降下す
るので、第２の駆動用のｎＭＯＳＦＥＴ２６及び第２の
電荷引抜用のｐＭＯＳＦＥＴ２７の各ドレイン・ソース
間にも、最大で電圧（Ｖｃｃ−２Ｖｂｅ）が印加される
に過ぎない。さらに、第１及び第２のトランジスタ１、
２５のコレクタ・エミッタ間の印加電圧も、最大で、電
源電圧Ｖｃｃより低い電圧（Ｖｃｃ−Ｖｂｅ）になる。

【００６４】この場合、本実施例においても、第１及び
第２のトランジスタ１、２５のコレクタ・エミッタ間の
印加電圧は、最大で前記電圧（Ｖｃｃ−Ｖｂｅ）であ
り、各ＭＯＳＦＥＴ３、４、２６、２７のドレイン・ソ
ース間の印加電圧は、最大でも前記電圧（Ｖｃｃ−２Ｖ
ｂｅ）に抑えることができ、しかも、第１及び第２の電
荷引抜用のＭＯＳＦＥＴ４、２７のゲート・ソース（基
板）間の印加電圧も、最大で前記電圧（Ｖｃｃ−２Ｖｂ
ｅ）に抑えることができるものの、第１の駆動用のｐＭ
ＯＳＦＥＴ３のゲート・ソース（基板）間の印加電圧
は、出力端子７の出力電圧の負レベル時に電圧Ｖｂｅに
まで降下し、また、第２の駆動用のｎＭＯＳＦＥＴ２６
のゲート・ソース（基板）間の印加電圧は、出力端子７
の出力電圧の正レベル時に電圧（Ｖｃｃ−Ｖｂｅ）まで
上昇するので、それぞれ前記電圧（Ｖｃｃ−２Ｖｂｅ）
より電圧Ｖｂｅ分だけ高い電圧（Ｖｃｃ−Ｖｂｅ）が印
加されるようになり、この高い電圧（Ｖｃｃ−Ｖｂｅ）
の印加で第１の駆動用のｐＭＯＳＦＥＴ３または第２の
駆動用のｎＭＯＳＦＥＴ２６のゲート酸化膜が絶縁破壊
を起こす可能性がある。

【００６５】そこで、本実施例においても、前記絶縁破
壊を防ぐ手段として、第１の駆動用のｐＭＯＳＦＥＴ３
及び第２の駆動用のｎＭＯＳＦＥＴ２６のゲート酸化膜
は、その厚さを他のＭＯＳＦＥＴ、即ち、第１の電荷引
抜用のｎＭＯＳＦＥＴ４及び第２の電荷引抜用のｐＭＯ
ＳＦＥＴ２７のゲート酸化膜の厚さよりも厚く構成する
手段、または、第１の駆動用のｐＭＯＳＦＥＴ３及び第
２の駆動用のｎＭＯＳＦＥＴ２６のゲート酸化膜をシリ
コン酸化膜に代えてタンタルオキサイド等の高誘電率を
有する材料で構成する手段を採用し、第１の駆動用のｐ
ＭＯＳＦＥＴ３及び第２の駆動用のｎＭＯＳＦＥＴ２６
のゲート耐圧を他のものよりも高くしている。前記手段
の採用により、第１の駆動用のｐＭＯＳＦＥＴ３及び第
２の駆動用のｎＭＯＳＦＥＴ２６のゲート・ソース（基
板）間に前記高い電圧（Ｖｃｃ−Ｖｂｅ）が印加されて
も、これらゲート酸化膜が絶縁破壊を起こすことがな
い。

【００６６】従って、本実施例によれば、ｐＭＯＳＦＥ
Ｔ３、ｎＭＯＳＦＥＴ４、ｎＭＯＳＦＥＴ２６、ｐＭＯ
ＳＦＥＴ２７において、そのドレイン・ソース間、ゲー
ト・ソース（基板）間、及び、ゲート・ドレイン間の印
加電圧は、ｐＭＯＳＦＥＴ３、ｎＭＯＳＦＥＴ２６のゲ
ート・ソース（基板）間の印加電圧を除いて、最大でも
前記電圧（Ｖｃｃ−２Ｖｂｅ）に過ぎないので、電源電
圧Ｖｃｃを、各ＭＯＳＦＥＴ３、４、２６、２７の信頼
性により決められる耐圧（ＭＯＳＦＥＴの耐圧）よりも
前記電圧２Ｖｂｅ分だけ高く選ぶことが可能になり、高
速動作の可能なＣＢｉＣＭＯＳゲート回路を得ることが
できる。また、この場合、第１の駆動用のｐＭＯＳＦＥ
Ｔ３及び第２の駆動用のｎＭＯＳＦＥＴ２６のゲート・
ソース（基板）間に前記高い電源電圧（Ｖｃｃ−Ｖｂ
ｅ）が直接印加されても、前記手段によりそれらのゲー
ト酸化膜が絶縁破壊を起こすことがないので、高信頼性
を有する前記ゲート回路を得ることができる。

【００６７】さらに、図６は、本発明に係わるゲート回
路の第５の実施例を示す回路構成図である。

【００６８】図６において、３０は第１のｎＭＯＳＦＥ
Ｔ、３１は電荷引抜用のｎＭＯＳＦＥＴ、３２は一定電
圧降下素子を構成するｎＭＯＳＦＥＴであり、その他、
図１に示す構成要素と同じ構成要素には同じ符号を付け
ている。

【００６９】そして、出力段は、第１の電源端子８と出
力端子７間に接続された第１のｎＭＯＳＦＥＴ３０と、
出力端子７と第２の電源端子９間に接続された第２のｎ
ＭＯＳＦＥＴ２からなり、これらはＭＯＳゲート回路を
構成している。また、駆動段は、出力段のプルアップ側
に関連する回路部分が、第１の駆動用のｐＭＯＳＦＥＴ
３、及び、一定電圧降下素子を構成するｎＭＯＳＦＥＴ
３２と電荷引抜用のｎＭＯＳＦＥＴ３１の直列接続体か
らなっており、前述の第１の実施例と同様に、出力段の
プルアップ側の駆動段にベースバイアス法を適用した構
成を有している。この場合、第１のｎＭＯＳＦＥＴ３０
は、ドレインが第１の電源端子８に、ソースは出力端子
７にそれぞれ接続されている。第１の電荷引抜用のｎＭ
ＯＳＦＥＴ３１は、ドレインがｎＭＯＳＦＥＴ３２のソ
ースに、ソースが接地端子９にそれぞれ接続され、ｎＭ
ＯＳＦＥＴ３２のドレインは第１のｎＭＯＳＦＥＴ３０
のゲートに接続されている。

【００７０】本実施例の動作は、前述の第１の実施例に
おいて、ダイオード５により電圧Ｖｂｅを発生させてい
る代わりに、ｎＭＯＳＦＥＴ３２により電圧Ｖｔｈ（た
だし、ＶｔｈはｎＭＯＳＦＥＴのしきい値電圧）を発生
させている点を除けば、前述の第１の実施例の動作とほ
ぼ同じであるので、これ以上の詳しい説明は省略する。

【００７１】本実施例においては、入力信号及び出力信
号は、ともに、正レベルが電圧（Ｖｃｃ−Ｖｔｈ）、負
レベルが接地電圧であって、やはり出力信号は入力信号
とレベルが一致し、かつ、極性の反転したものになる。
そして、前記Ａ点は、正レベル時に電源電圧Ｖｃｃまで
上昇し、負レベル時に前記電圧Ｖｔｈにまで降下するの
で、第１の駆動用のｐＭＯＳＦＥＴ３及び電荷引抜用の
ｎＭＯＳＦＥＴ３１の各ドレイン・ソース間には、最大
でも電圧（Ｖｃｃ−Ｖｔｈ）が印加されるだけである。
また、第１及び第２のｎＭＯＳＦＥＴ３０、２のドレイ
ン・ソース間の印加電圧も、最大で、電源電圧Ｖｃｃよ
り低い電圧（Ｖｃｃ−Ｖｔｈ）になる。

【００７２】この場合、本実施例においても、第１及び
第２のｎＭＯＳＦＥＴ３０、２のドレイン・ソース間の
印加電圧は、最大で前記電圧（Ｖｃｃ−Ｖｔｈ）であ
り、各ＭＯＳＦＥＴ３、３１、３２のドレイン・ソース
間の印加電圧は、最大でも前記電圧（Ｖｃｃ−Ｖｔｈ）
に抑えることができ、しかも、電荷引抜用のｎＭＯＳＦ
ＥＴ３１のゲート・ソース（基板）間の印加電圧も、最
大で前記電圧（Ｖｃｃ−２Ｖｔｈ）に抑えることができ
るものの、第１の駆動用のｐＭＯＳＦＥＴ３のゲート・
ソース（基板）間には、出力端子７の出力電圧はその負
レベル時に接地電圧にまで降下するので、前記電圧（Ｖ
ｃｃ−Ｖｔｈ）より高い電源電圧Ｖｃｃがそのまま印加
されるようになり、この高い電圧Ｖｃｃの印加で第１の
駆動用のｐＭＯＳＦＥＴ３のゲート酸化膜が絶縁破壊を
起こす可能性がある。

【００７３】そこで、本実施例においても、前記絶縁破
壊を防ぐ手段として、第１の駆動用のｐＭＯＳＦＥＴ３
のゲート酸化膜は、その厚さを他のＭＯＳＦＥＴ、即
ち、電荷引抜用のｎＭＯＳＦＥＴ３１やｎＭＯＳＦＥＴ
３２のゲート酸化膜の厚さよりも厚く構成する手段、ま
たは、第１の駆動用のｐＭＯＳＦＥＴ３のゲート酸化膜
をシリコン酸化膜に代えてタンタルオキサイド等の高誘
電率を有する材料で構成する手段を採用し、第１の駆動
用のｐＭＯＳＦＥＴ３のゲート耐圧を他のものよりも高
くしている。前記手段の採用により、第１の駆動用のｐ
ＭＯＳＦＥＴ３のゲート・ソース（基板）間に前記高い
電圧Ｖｃｃが印加されても、このゲート酸化膜が絶縁破
壊を起こすことがない。

【００７４】従って、本実施例によれば、ｐＭＯＳＦＥ
Ｔ３、ｎＭＯＳＦＥＴ３１、３２において、そのドレイ
ン・ソース間、ゲート・ソース（基板）間、及び、ゲー
ト・ドレイン間の印加電圧は、ｐＭＯＳＦＥＴ３のゲー
ト・ソース（基板）間の印加電圧を除いて、最大でも前
記電圧（Ｖｃｃ−Ｖｔｈ）に過ぎないので、電源電圧Ｖ
ｃｃを、各ＭＯＳＦＥＴ３、３１、３２の信頼性により
決められる耐圧（ＭＯＳＦＥＴの耐圧）よりも前記電圧
Ｖｔｈ分だけ高く選ぶことが可能になり、高速動作の可
能なＭＯＳゲート回路を得ることができる。また、この
場合、第１の駆動用のｐＭＯＳＦＥＴ３のゲート・ソー
ス（基板）間に前記高い電源電圧Ｖｃｃが直接印加され
ても、前記手段によりそれらのゲート酸化膜が絶縁破壊
を起こすことがないので、高信頼性を有する前記ゲート
回路を得ることができる。

【００７５】ところで、本実施例は、全ての素子がＭＯ
ＳＦＥＴにより構成されているものであるが、このよう
な構成は、将来、ＭＯＳＦＥＴの微細化技術が進歩し、
バイポーラトランジスタとＭＯＳＦＥＴとの駆動力に差
がなくなったような場合に、バイポーラトランジスタを
用いるよりもＭＯＳＦＥＴのみで回路を形成した方が動
作の高速性が損なわれず、しかも、製造時のプロセス工
程数が少なくて済むという点で優れている。また、出力
段に第１のｎＭＯＳＦＥＴ３０を用いたときは、入力容
量を小さくしたままで、この第１のｎＭＯＳＦＥＴ３０
の大きさを大きくできるので、負荷依存性がよくなると
いう利点もある。

【００７６】なお、第１のｎＭＯＳＦＥＴ３０及びｎＭ
ＯＳＦＥＴ３２は、ともに、ウェル（基板）がソースに
接続されているが、これは基板バイアス効果によって、
前記しきい電圧Ｖｔｈが高くなるのを防ぐためである。

【００７７】なお、前述の各実施例において、出力段の
第１のｎｐｎバイポーラトランジスタ１の代わりにｎＭ
ＯＳＦＥＴを用いるようにしてもよく、また、第２のｐ
ｎｐバイポーラトランジスタ１４の代わりに、ｐＭＯＳ
ＦＥＴを用いるようにしてもよい。

【００７８】また、前述の各実施例は、ゲート回路とし
てインバータ回路の例について説明してきたが、本発明
は、前記インバータ回路だけではなく、多入力ＮＡＮＤ
回路や多入力ＮＯＲ回路にも同様に適用できることはい
うまでもない。

【００７９】

【発明の効果】以上説明したように、本発明によれば、
ゲート回路の駆動段にベースバイアス法を適用した場合
に、トランジスタのベース・エミッタ間順方向電圧をＶ
ｂｅ、ＭＯＳＦＥＴのしきい値電圧をＶｔｈ、任意の電
圧をＶａ（ただし、Ｖｂｅ≧Ｖａ）としたとき、ゲート
回路の電源電圧Ｖｃｃを、ＭＯＳＦＥＴの信頼性で決め
られる耐圧（ＭＯＳＦＥＴの耐圧）よりも、Ｖｂｅ、Ｖ
ｂｅ＋Ｖａ、Ｖｔｈのいずれか程度高くすることができ
るので、ＭＯＳＦＥＴの耐圧が２Ｖ以下のものを用いて
も、高速動作が可能なゲート回路を得ることができると
いう効果がある。

【００８０】また、本発明によれば、ゲート回路の駆動
段にベースバイアス法を適用した場合に、使用されるＭ
ＯＳＦＦＥＴの中の、特に、ゲート・ソース（基板）間
に他のＭＯＳＦＦＥＴよりも高い電圧が印加されるもの
については、そのＭＯＳＦＦＥＴのゲート酸化膜の厚み
を他のものの厚みよりも厚く構成するか、または、その
ＭＯＳＦＦＥＴのゲート酸化膜をシリコン酸化膜に代え
てタンタルオキサイド等の高誘電率を有する材料で構成
するようにしているので、前記ＭＯＳＦＥＴのゲート・
ソース（基板）間に前記高い電圧が印加されても、その
酸化膜が絶縁破壊されることがなく、信頼性の高いゲー
ト回路が得られるという効果がある。

【図面の簡単な説明】

【図１】本発明に係わるゲート回路の第１の実施例を示
す回路構成図である。

【図２】本発明に係わるゲート回路の第２の実施例を示
す回路構成図である。

【図３】本発明に係わる半導体装置の一実施例を示す断
面構成図である。

【図４】本発明に係わるゲート回路の第３の実施例を示
す回路構成図である。

【図５】本発明に係わるゲート回路の第４の実施例を示
す回路構成図である。

【図６】本発明に係わるゲート回路の第５の実施例を示
す回路構成図である。

【符号の説明】

１ 第１のｎｐｎバイポーラトランジスタ ２ 第２のｎＭＯＳＦＥＴ ３ 第１の駆動用のｐＭＯＳＦＥＴ ４、３１ 第１の電荷引抜用のｎＭＯＳＦＥＴ ５ 第１の一定電圧降下素子を構成するダイオード ６ 信号入力端子 ７ 信号出力端子 ８ 第１の電源端子 ９ 第２の電源端子（接地端子） １０ 第２のｎｐｎバイポーラトランジスタ １１、２６ 第２の駆動用のｎＭＯＳＦＥＴ １２ 第２の電荷引抜用のｎＭＯＳＦＥＴ １３ 第３の電源端子 １４ ｎ型ウェル領域 １５ ｐ＋高不純物濃度のドレイン拡散層 １６ ｐ＋高不純物濃度のソース拡散層 １７、２２ ゲート電極 １８、２３ ゲート酸化膜 １９ ｐ型ウェル領域 ２０ ｎ＋高不純物濃度のソース拡散層 ２１ ｎ＋高不純物濃度のドレイン拡散層 ２４ フィールド酸化膜 ２５ 第２のｐｎｐバイポーラトランジスタ ２７ 第２の電荷引抜用のｐＭＯＳＦＥＴ ２８ 第２の一定電圧降下素子を構成するダイオード ２９ 第４の電源端子 ３０ 第１のｎＭＯＳＦＥＴ ３２ 一定電圧降下素子を構成するｎＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 誠 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 渡辺 篤雄 東京都青梅市今井2362番地 株式会社日立 製作所デバイス開発センター内 (72)発明者 長野 隆洋 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 一方の電源端子と出力端子間に接続され
   た第１の素子及び前記出力端子と他方の電源端子間に接
   続された第２の素子からなり、前記出力端子に接続の負
   荷を駆動する出力段と、少なくとも駆動用の絶縁ゲート
   型ＦＥＴ及び一定電圧降下素子と電荷引抜用の絶縁ゲー
   ト型ＦＥＴとの直列接続体からなり、前記第１の素子及
   び／または第２の素子の入力電極に接続された駆動段と
   を有するゲート回路において、前記駆動用の絶縁ゲート
   型ＦＥＴの導電型と前記電荷引抜用の絶縁ゲート型ＦＥ
   Ｔの導電型とが互いに相補であり、かつ、前記駆動用の
   絶縁ゲート型ＦＥＴのゲート絶縁膜の厚みと前記電荷引
   抜用の絶縁ゲート型ＦＥＴのゲート酸化膜の厚みとが異
   なっていることを特徴とするゲート回路。
2. 【請求項２】 前記第１の素子は、バイポーラトランジ
   スタであり、前記第２の素子は、絶縁ゲート型ＦＥＴで
   あることを特徴とする請求項１記載のゲート回路。
3. 【請求項３】 前記第１の素子及び第２の素子は、同一
   導電型のバイポーラトランジスタであることを特徴とす
   る請求項１記載のゲート回路。
4. 【請求項４】 前記第１の素子及び第２の素子は、相補
   導電型のバイポーラトランジスタであることを特徴とす
   る請求項１記載のゲート回路。
5. 【請求項５】 前記第１の素子及び第２の素子は、同一
   導電型の絶縁ゲート型ＦＥＴであることを特徴とする請
   求項１記載のゲート回路。
6. 【請求項６】 前記駆動用の絶縁ゲート型ＦＥＴのゲー
   ト酸化膜の厚みを前記電荷引抜用の絶縁ゲート型ＦＥＴ
   のゲート酸化膜の厚みよりも厚くしたことを特徴とする
   請求項１乃至５のいずれかに記載のゲート回路。
7. 【請求項７】 一方の電源端子と出力端子間に接続され
   た第１の素子及び前記出力端子と他方の電源端子間に接
   続された第２の素子からなり、前記出力端子に接続の負
   荷を駆動する出力段と、少なくとも駆動用の絶縁ゲート
   型ＦＥＴ及び一定電圧降下素子と電荷引抜用の絶縁ゲー
   ト型ＦＥＴとの直列接続体からなり、前記第１の素子及
   び／または第２の素子の入力電極に接続された駆動段と
   を有するゲート回路において、前記駆動用の絶縁ゲート
   型ＦＥＴの導電型と前記電荷引抜用の絶縁ゲート型ＦＥ
   Ｔの導電型とは互いに相補であり、かつ、前記駆動用の
   絶縁ゲート型ＦＥＴのゲート酸化膜の材料と前記電荷引
   抜用の絶縁ゲート型ＦＥＴのゲート酸化膜の材料とが異
   なっていることを特徴とするゲート回路。
8. 【請求項８】 前記第１の素子は、バイポーラトランジ
   スタであり、前記第２の素子は、絶縁ゲート型ＦＥＴで
   あることを特徴とする請求項７記載のゲート回路。
9. 【請求項９】 前記第１の素子及び第２の素子は、同一
   導電型のバイポーラトランジスタであることを特徴とす
   る請求項７記載のゲート回路。
10. 【請求項１０】 前記第１の素子及び第２の素子は、相
    補導電型のバイポーラトランジスタであることを特徴と
    する請求項７記載のゲート回路。
11. 【請求項１１】 前記第１の素子及び第２の素子は、同
    一導電型の絶縁ゲート型ＦＥＴであることを特徴とする
    請求項７記載のゲート回路。
12. 【請求項１２】 前記駆動用の絶縁ゲート型ＦＥＴのゲ
    ート酸化膜の材料の誘電率を、前記電荷引抜用の絶縁ゲ
    ート型ＦＥＴのゲート酸化膜の材料の誘電率よりも高い
    ものを選んだことを特徴とする請求項７乃至１１のいず
    れかに記載のゲート回路。
13. 【請求項１３】 互いに隣接配置されたｎ及びｐウェル
    領域を有し、前記ｐウェル領域と、前記ｐウェル領域の
    上側に設けた一対の高不純物濃度のｎ＋ソース及びドレ
    イン領域と、前記ｎ＋ソース及びドレイン領域間の前記
    ｐウェル領域の表面に第１の絶縁層を介して配置された
    ゲート電極とにより構成される第１の絶縁ゲート型ＦＥ
    Ｔ、及び、前記ｎウェル領域と、前記ｎウェル領域の上
    側に設けた一対の高不純物濃度のｐ＋ソース及びドレイ
    ン領域と、前記ｐ＋ソース及びドレイン領域間の前記ｎ
    ウェル領域の表面に第２の絶縁層を介して配置されたゲ
    ート電極とにより構成される第２の絶縁ゲート型ＦＥＴ
    からなり、前記第１及び第２の絶縁ゲート型ＦＥＴは、
    導電型が互いに相補であって、ゲート回路の駆動段を構
    成している半導体装置において、前記第１の絶縁層の厚
    みと前記第２の絶縁層の厚みとが異なっていることを特
    徴とする半導体装置。
14. 【請求項１４】 互いに隣接配置されたｎ及びｐウェル
    領域を有し、前記ｐウェル領域と、前記ｐウェル領域の
    上側に設けた一対の高不純物濃度のｎ＋ソース及びドレ
    イン領域と、前記ｎ＋ソース及びドレイン領域間の前記
    ｐウェル領域の表面に第１の絶縁層を介して配置された
    ゲート電極とにより構成される第１の絶縁ゲート型ＦＥ
    Ｔ、及び、前記ｎウェル領域と、前記ｎウェル領域の上
    側に設けた一対の高不純物濃度のｐ＋ソース及びドレイ
    ン領域と、前記ｐ＋ソース及びドレイン領域間の前記ｎ
    ウェル領域の表面に第２の絶縁層を介して配置されたゲ
    ート電極とにより構成される第２の絶縁ゲート型ＦＥＴ
    からなり、前記第１及び第２の絶縁ゲート型ＦＥＴは、
    導電型が互いに相補であって、ゲート回路の駆動段を構
    成している半導体装置において、前記第１の絶縁層の材
    料と前記第２の絶縁層の材料とが異なっていることを特
    徴とする半導体装置。