JPH032896A - Ｖ―ｒａｍ表示装置 - Google Patents
Ｖ―ｒａｍ表示装置Info
- Publication number
- JPH032896A JPH032896A JP1138193A JP13819389A JPH032896A JP H032896 A JPH032896 A JP H032896A JP 1138193 A JP1138193 A JP 1138193A JP 13819389 A JP13819389 A JP 13819389A JP H032896 A JPH032896 A JP H032896A
- Authority
- JP
- Japan
- Prior art keywords
- access
- ram
- packed pixel
- space
- packed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プレーンアクセスおよびパックドピクセルアクセスによ
るＶ−ＲＡＭの内容を表示するＶ−ＲＡＭ表示装置に関
し、 パックドピクセル方式のＶ−ＲＡＭを２組設け、ホスト
がアクセスした空間に対応してハードウェアが該当する
Ｖ−ＲＡＭをアクセスすると共に合成して表示し、ハー
ドウェアの削減、ソフトウェアの軽減、およびＶ−ＲＡ
Ｍの利用効率の向上を図ることを目的とし、 画像を書き込むパックドピクセル方式の２組のＶ−ＲＡ
Ｍと、ホストからのプレーンアクセス空間へのアクセス
に対応して、上記１つのＶ−ＲＡＭにパックドピクセル
アクセスするブレーンアクセス変換回路と、ホストから
のパックドピクセルアクセス空間へのアクセスに対応し
て、上記他の１つのＶ−ＲＡＭに対してパックドピクセ
ルアクセスするパックドピクセルアクセス回路とを備え
、ホストからのアクセスに対応して、上記ブレーンアク
セス変換回路あるいは上記パックドピクセルアクセス回
路が上記いずれか１つのＶ−１？ＡＭをアクセスすると
共に、これら２つのＶ−ＲＡＭの内容を合成して表示す
るように構成する。
るＶ−ＲＡＭの内容を表示するＶ−ＲＡＭ表示装置に関
し、 パックドピクセル方式のＶ−ＲＡＭを２組設け、ホスト
がアクセスした空間に対応してハードウェアが該当する
Ｖ−ＲＡＭをアクセスすると共に合成して表示し、ハー
ドウェアの削減、ソフトウェアの軽減、およびＶ−ＲＡ
Ｍの利用効率の向上を図ることを目的とし、 画像を書き込むパックドピクセル方式の２組のＶ−ＲＡ
Ｍと、ホストからのプレーンアクセス空間へのアクセス
に対応して、上記１つのＶ−ＲＡＭにパックドピクセル
アクセスするブレーンアクセス変換回路と、ホストから
のパックドピクセルアクセス空間へのアクセスに対応し
て、上記他の１つのＶ−ＲＡＭに対してパックドピクセ
ルアクセスするパックドピクセルアクセス回路とを備え
、ホストからのアクセスに対応して、上記ブレーンアク
セス変換回路あるいは上記パックドピクセルアクセス回
路が上記いずれか１つのＶ−１？ＡＭをアクセスすると
共に、これら２つのＶ−ＲＡＭの内容を合成して表示す
るように構成する。
本発明は、ブレーンアクセスおよびパックドピクセルア
クセスによるＶ−ＲＡＭの内容を表示するＶ−ＲＡＭ表
示装置であって、ホビー、教育、産業向けのパーソナル
コンピュータおよびゲーム機などのＶ−ＲＡＭ表示装置
に関するものである。
クセスによるＶ−ＲＡＭの内容を表示するＶ−ＲＡＭ表
示装置であって、ホビー、教育、産業向けのパーソナル
コンピュータおよびゲーム機などのＶ−ＲＡＭ表示装置
に関するものである。
〔従来の技術と発明が解決しようとする課題〕従来のＶ
−ＲＡＭ （ビデオＲＡＭ）表示装置は、出力回路の制
限により、複数セットのＶ−ＲＡＭのアクセス方式を持
たせていた。このため、テキスト処理向きのブレーンア
クセス方式と、多色グラフィックス向きのパックドビク
セル方式とを混在できず、ソフトウェアあるいは装置の
２重化で対応していた。
−ＲＡＭ （ビデオＲＡＭ）表示装置は、出力回路の制
限により、複数セットのＶ−ＲＡＭのアクセス方式を持
たせていた。このため、テキスト処理向きのブレーンア
クセス方式と、多色グラフィックス向きのパックドビク
セル方式とを混在できず、ソフトウェアあるいは装置の
２重化で対応していた。
従って、ソフト・ハードウェアが重複し、無駄が多いと
共に、パックドビクセルの未使用ビットの発生という問
題があった。
共に、パックドビクセルの未使用ビットの発生という問
題があった。
本発明は、パックドビクセル方式のＶ−ＲＡＭを２ｉ、
Ｉ設け、ホストがアクセスした空間に対応してハードウ
ェアが１亥当するＶ−ＲＡＭをアクセスすると共に合成
して表示し、ハードウェアの削減、ソフトウェアの軽減
、およびＶ−ＲＡＭの利用効率の向上を図ることを目的
としている。
Ｉ設け、ホストがアクセスした空間に対応してハードウ
ェアが１亥当するＶ−ＲＡＭをアクセスすると共に合成
して表示し、ハードウェアの削減、ソフトウェアの軽減
、およびＶ−ＲＡＭの利用効率の向上を図ることを目的
としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、Ｖ−ＲＡＭＩば、画像を言き込むパッ
クドビクセル方式の２組のビデオＲＡＭである。
クドビクセル方式の２組のビデオＲＡＭである。
ブレーンアクセス変換回路２ば、ホストからのブレーン
アクセス空間へのアクセスに対応して、１つのＶ−ＲＡ
ＭＩに対してパックドピクセルアクセスするものである
。
アクセス空間へのアクセスに対応して、１つのＶ−ＲＡ
ＭＩに対してパックドピクセルアクセスするものである
。
パックドピクセルアクセス回路３は、ホストからのパッ
クドピクセルアクセス空間へのアクセスに対応して、他
の１つのＶ−ＲＡＭＩに対してパックドピクセルアクセ
スするものである。
クドピクセルアクセス空間へのアクセスに対応して、他
の１つのＶ−ＲＡＭＩに対してパックドピクセルアクセ
スするものである。
本発明は、第１図に示すように、画像を８き込むパック
ドピクセル方式の２ＭｌのＶ−ＲＡＭＩを設け、ホスト
からのブレーンアクセス空間あるいはパックドピクセル
アクセス空間へのアクセスに対応して、ブレーンアクセ
ス変換回路２あるいばパックドピクセルアクセス回路３
が該当する１つのＶ−ＲＡＭＩをアクセスすると共に、
これら２つのＶ−ＲＡＭＩの内容を合成して表示するよ
うにしている。
ドピクセル方式の２ＭｌのＶ−ＲＡＭＩを設け、ホスト
からのブレーンアクセス空間あるいはパックドピクセル
アクセス空間へのアクセスに対応して、ブレーンアクセ
ス変換回路２あるいばパックドピクセルアクセス回路３
が該当する１つのＶ−ＲＡＭＩをアクセスすると共に、
これら２つのＶ−ＲＡＭＩの内容を合成して表示するよ
うにしている。
従って、ホストがアクセスした空間（ブレーンアクセス
空間、パックドピクセルアクセス空間）に対応してハー
ドウェアが該当するＶ−ＲＡＭをパックドピクセルアク
セスすると共に、これら■−ＲＡＭの内容を合成して表
示することにより、ハードウェアの削減、ソフトウェア
の軽減、およびＶ−ｒ？ＡＭの利用効率の向上を図るこ
とが可能となる。。
空間、パックドピクセルアクセス空間）に対応してハー
ドウェアが該当するＶ−ＲＡＭをパックドピクセルアク
セスすると共に、これら■−ＲＡＭの内容を合成して表
示することにより、ハードウェアの削減、ソフトウェア
の軽減、およびＶ−ｒ？ＡＭの利用効率の向上を図るこ
とが可能となる。。
次に、第１図から第４図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。
成および動作を順次詳細に説明する。
第１図において、Ｖ−ＲＡＭＩば、テキスト用のＶ−Ｒ
ＡＭＩ−１、およびグラフィック用のＶＲＡＭｌ−２か
ら構成され、画像を書き込むパックドビクセル方式の２
組のビデオＲＡＭである。
ＡＭＩ−１、およびグラフィック用のＶＲＡＭｌ−２か
ら構成され、画像を書き込むパックドビクセル方式の２
組のビデオＲＡＭである。
ブレーンアクセス変換回路２は、ＣＰＵ４からのプレー
ンアクセス空間（第３図ブレーンアクセス領域）へのア
クセスに対応して、Ｖ−ＲＡＭＩ−１に対してパックド
ピクセルアクセスするものである。
ンアクセス空間（第３図ブレーンアクセス領域）へのア
クセスに対応して、Ｖ−ＲＡＭＩ−１に対してパックド
ピクセルアクセスするものである。
パックドピクセルアクセス回路３は、ＣＰＵ４からのパ
ックドピクセルアクセス空間（第３図パンクドビクセル
アクセス領域）へのアクセスに対応して、Ｖ−ＲＡＭＩ
−２に対してパックドピクセルアクセスするものである
。
ックドピクセルアクセス空間（第３図パンクドビクセル
アクセス領域）へのアクセスに対応して、Ｖ−ＲＡＭＩ
−２に対してパックドピクセルアクセスするものである
。
ＣＰＵ４は、ブレーンアクセス空間あるいはパックドピ
クセルアクセス空間をアクセスして、画面上にテキスト
あるいはグラフインクを描画などさせるものである。
クセルアクセス空間をアクセスして、画面上にテキスト
あるいはグラフインクを描画などさせるものである。
デジタル部５は、Ｖ−ＲＡＭＩ−１およびＶＲＡＭｌ−
２から読みだしたディジクルの画像信号を合成しく第４
図参照）、アナログの画像信号に変換するものである。
２から読みだしたディジクルの画像信号を合成しく第４
図参照）、アナログの画像信号に変換するものである。
ＣＲＴ６は、画像を表示するものである。画像は、下側
に示すように、テキスト表示が優先し、テキスト表示の
ない画素についてグラフィック表示を行う（第４図参照
）。
に示すように、テキスト表示が優先し、テキスト表示の
ない画素についてグラフィック表示を行う（第４図参照
）。
第２図は、パックドピクセル構造およびブレーン構造を
示す。図中に示す４ビツトパンクドピクセル構造は、■
（１）度）、Ｇ（緑）、Ｒ（赤）、Ｂ（青）の４ビツ
トを１ビクセル（１画素、図中の１つのＯに対応）に割
り当て、８ビクセル分をまとめたものである。グラフイ
ンク表示の場合、ＣＰＵ４は、パックドピクセルアクセ
ス空間をアクセスしてビクセル単位（画素単位）に描画
するようにしている。この場合には、第１図パンクドピ
クセルアクセス回路３が、パックドビクセル方式のＶ−
１？ＡＭ１−２をアクセスするようにしている。
示す。図中に示す４ビツトパンクドピクセル構造は、■
（１）度）、Ｇ（緑）、Ｒ（赤）、Ｂ（青）の４ビツ
トを１ビクセル（１画素、図中の１つのＯに対応）に割
り当て、８ビクセル分をまとめたものである。グラフイ
ンク表示の場合、ＣＰＵ４は、パックドピクセルアクセ
ス空間をアクセスしてビクセル単位（画素単位）に描画
するようにしている。この場合には、第１図パンクドピ
クセルアクセス回路３が、パックドビクセル方式のＶ−
１？ＡＭ１−２をアクセスするようにしている。
ブレーン構造は、［０（輝度０）ないしＩ７（輝度７）
、ＧＯないしＧ７、ＲＯないしＲ７、ＢＯないしＢ７
によって８ビクセル分く図中の８個のＯに対応）をまと
めたものである。テキスト表示の場合、ＣＰＵ４は、プ
レーンアクセス空間をアクセスしてブレーン単位に描画
するようにしている。この場合には、第１図ブレーンア
クセス変換回路２がブレーンアクセスをパックドピクセ
ルアクセスに変換してパックドビクセル方式の■ＲＡＭ
ｌ−１をアクセスするようにしている。
、ＧＯないしＧ７、ＲＯないしＲ７、ＢＯないしＢ７
によって８ビクセル分く図中の８個のＯに対応）をまと
めたものである。テキスト表示の場合、ＣＰＵ４は、プ
レーンアクセス空間をアクセスしてブレーン単位に描画
するようにしている。この場合には、第１図ブレーンア
クセス変換回路２がブレーンアクセスをパックドピクセ
ルアクセスに変換してパックドビクセル方式の■ＲＡＭ
ｌ−１をアクセスするようにしている。
第３図は、本発明に係わるメモリマツプ例を示す。パッ
クドピクセルアクセス領域は、ＣＰＬＩ４がパックドピ
クセルアクセスを行う％ＭＨである。
クドピクセルアクセス領域は、ＣＰＬＩ４がパックドピ
クセルアクセスを行う％ＭＨである。
このパックドピクセルアクセス領域をアクセスすると、
第１図パンクドピクセルアクセス回路３がＶ−ＲＡＭＩ
−２をアクセスする。
第１図パンクドピクセルアクセス回路３がＶ−ＲＡＭＩ
−２をアクセスする。
一方、ブレーンアクセス領域は、ＣＰＵ４がブレーンア
クセスを行う領域である。このブレーンアクセス領域を
アクセスすると、第１図ブレーンアクセス変換回路２が
当該ブレーンアクセスをパックドピクセルアクセスに変
換してＶ−ＲＡＭＩ−１をアクセスする。
クセスを行う領域である。このブレーンアクセス領域を
アクセスすると、第１図ブレーンアクセス変換回路２が
当該ブレーンアクセスをパックドピクセルアクセスに変
換してＶ−ＲＡＭＩ−１をアクセスする。
第４図は、本発明に係わるテキスト表示／グラフインク
表示のスイッチング例を示す。これは、文字表示をグラ
フィック表示に優先して表示するものであって、第１図
Ｖ−ＲＡＭ１−１およびＶ−ＲＡＭＩ−２からディジタ
ルの画像データを読み出し、デジタル部５で合成する時
のビクセル単位のスイッチング例を示す０例えばテキス
トの画像データが有りの場合には、グラフインクの画像
データの有無に関係なく、テキストの画像データ（Ｖ−
ＲＡＭＩ−１から読みだした画像データ）を合成後の画
像データとして送出し、一方、テキストの画像データが
なしの場合に、グラフインクの画像データを合成後の画
像データとして送出するようにしている。この合成後の
ディジタルの画像データをアナログの画像データに変換
してＣＲＴ６に入力し、画像を表示する。
表示のスイッチング例を示す。これは、文字表示をグラ
フィック表示に優先して表示するものであって、第１図
Ｖ−ＲＡＭ１−１およびＶ−ＲＡＭＩ−２からディジタ
ルの画像データを読み出し、デジタル部５で合成する時
のビクセル単位のスイッチング例を示す０例えばテキス
トの画像データが有りの場合には、グラフインクの画像
データの有無に関係なく、テキストの画像データ（Ｖ−
ＲＡＭＩ−１から読みだした画像データ）を合成後の画
像データとして送出し、一方、テキストの画像データが
なしの場合に、グラフインクの画像データを合成後の画
像データとして送出するようにしている。この合成後の
ディジタルの画像データをアナログの画像データに変換
してＣＲＴ６に入力し、画像を表示する。
以上説明したように、本発明によれば、パックドビクセ
ル方式のＶ−ＲＡＭを２組設け、ホストがアクセスした
空間（プレーンアクセス空間、パックドピクセルアクセ
ス空間）に対応してハードウェアが該当するＶ−ＲＡＭ
をバンクドピクセルアクセスすると共に、これらＶ−Ｒ
ＡＭの内容を合成して表示する構成を採用しているため
、ハードウェアを削減、ソフトウェアによる処理を軽減
、およびＶ−ＲＡＭの利用効率を向上させることができ
る。特に、ＣＰＵ４はＶ−ＲＡＭＩがパックドピクセル
であることを意識することなく、パックドピクセルアク
セス空間あるいはブレーンアクセス空間を必要に応じて
それぞれの方式でアクセスすることができ、描画処理を
高速に行うことが可能となる。
ル方式のＶ−ＲＡＭを２組設け、ホストがアクセスした
空間（プレーンアクセス空間、パックドピクセルアクセ
ス空間）に対応してハードウェアが該当するＶ−ＲＡＭ
をバンクドピクセルアクセスすると共に、これらＶ−Ｒ
ＡＭの内容を合成して表示する構成を採用しているため
、ハードウェアを削減、ソフトウェアによる処理を軽減
、およびＶ−ＲＡＭの利用効率を向上させることができ
る。特に、ＣＰＵ４はＶ−ＲＡＭＩがパックドピクセル
であることを意識することなく、パックドピクセルアク
セス空間あるいはブレーンアクセス空間を必要に応じて
それぞれの方式でアクセスすることができ、描画処理を
高速に行うことが可能となる。
第１図は本発明の１実施例構成図、第２図はパックドピ
クセル／ブレーン構造例、第３図は本発明に係わるメモ
リマツプ例、第４図ば本発明に係わるテキスト表示／グ
ラフィック表示のスイッチング例を示す。 図中、１．１−１，１−２ばＶ−ＲＡＭ、２はブレーン
アクセス変換回路、３はパックドピクセルアクセス回路
、４はＣＰＵ、５はデジタル部、６はＣＲＴを表す。
クセル／ブレーン構造例、第３図は本発明に係わるメモ
リマツプ例、第４図ば本発明に係わるテキスト表示／グ
ラフィック表示のスイッチング例を示す。 図中、１．１−１，１−２ばＶ−ＲＡＭ、２はブレーン
アクセス変換回路、３はパックドピクセルアクセス回路
、４はＣＰＵ、５はデジタル部、６はＣＲＴを表す。
Claims (1)
- 【特許請求の範囲】 プレーンアクセスおよびパックドピクセルアクセスによ
るＶ−ＲＡＭの内容を表示するＶ−ＲＡＭ表示装置にお
いて、 画像を書き込むパックドピクセル方式の２組のＶ−ＲＡ
Ｍ（１）と、 ホストからのプレーンアクセス空間へのアクセスに対応
して、上記１つのＶ−ＲＡＭ（１）にパックドピクセル
アクセスするプレーンアクセス変換回路（２）と、 ホストからのパックドピクセルアクセス空間へのアクセ
スに対応して、上記他の１つのＶ−ＲＡＭ（１）に対し
てパックドピクセルアクセスするパックドピクセルアク
セス回路（３）とを備え、ホストからのアクセスに対応
して、上記プレーンアクセス変換回路（２）あるいは上
記パックドピクセルアクセス回路（３）が上記いずれか
１つのＶ−ＲＡＭ（１）をアクセスすると共に、これら
２つのＶ−ＲＡＭ（１）の内容を合成して表示するよう
に構成したことを特徴とするＶ−ＲＡＭ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138193A JPH032896A (ja) | 1989-05-31 | 1989-05-31 | Ｖ―ｒａｍ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138193A JPH032896A (ja) | 1989-05-31 | 1989-05-31 | Ｖ―ｒａｍ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH032896A true JPH032896A (ja) | 1991-01-09 |
Family
ID=15216255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138193A Pending JPH032896A (ja) | 1989-05-31 | 1989-05-31 | Ｖ―ｒａｍ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH032896A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59192285A (ja) * | 1983-04-15 | 1984-10-31 | 株式会社日立製作所 | 画像メモリ回路 |
| JPS6067989A (ja) * | 1983-09-26 | 1985-04-18 | 株式会社日立製作所 | 画像表示装置 |
| JPS6076790A (ja) * | 1983-10-03 | 1985-05-01 | 日本電信電話株式会社 | メモリ装置 |
| JPS6175390A (ja) * | 1984-09-20 | 1986-04-17 | デイジタルコンピユ−タ株式会社 | ビツトマツプデイスプレイ装置のメモリアクセス回路 |
| JPS61130985A (ja) * | 1984-11-21 | 1986-06-18 | テクトロニツクス・インコーポレイテツド | 多ビツト・ピクセル・データ蓄積装置 |
-
1989
- 1989-05-31 JP JP1138193A patent/JPH032896A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59192285A (ja) * | 1983-04-15 | 1984-10-31 | 株式会社日立製作所 | 画像メモリ回路 |
| JPS6067989A (ja) * | 1983-09-26 | 1985-04-18 | 株式会社日立製作所 | 画像表示装置 |
| JPS6076790A (ja) * | 1983-10-03 | 1985-05-01 | 日本電信電話株式会社 | メモリ装置 |
| JPS6175390A (ja) * | 1984-09-20 | 1986-04-17 | デイジタルコンピユ−タ株式会社 | ビツトマツプデイスプレイ装置のメモリアクセス回路 |
| JPS61130985A (ja) * | 1984-11-21 | 1986-06-18 | テクトロニツクス・インコーポレイテツド | 多ビツト・ピクセル・データ蓄積装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0133903B1 (en) | Display control method and display control apparatus | |
| JPH09245179A (ja) | コンピュータグラフィックス装置 | |
| JPH09214849A (ja) | 水平走査線用表示スキャンメモリーを使った画素演算生成 型テレビ・オンスクリーン表示装置 | |
| JPH0651752A (ja) | ビジュアルデータ処理装置 | |
| JP2528446B2 (ja) | 音声画像処理装置 | |
| JPH032896A (ja) | Ｖ―ｒａｍ表示装置 | |
| JPH0547037B2 (ja) | ||
| JP2508544B2 (ja) | グラフィックディスプレイ装置 | |
| JPH1069548A (ja) | コンピュータ・グラフィックス・システム | |
| JPH07182512A (ja) | グラフィックス表示処理装置 | |
| JP3704999B2 (ja) | 表示装置及び表示方法 | |
| JP3024622B2 (ja) | 画像処理装置 | |
| JP2898482B2 (ja) | コンピュータゲーム装置 | |
| JP2990642B2 (ja) | 画像処理方法及び装置 | |
| JPH08129368A (ja) | グラフィックスサブシステムおよびその制御方法 | |
| JPH0497390A (ja) | 表示装置 | |
| JPS6329837A (ja) | マルチウインドウ表示システム | |
| JPS6336427A (ja) | 情報表示方式 | |
| JPH10274974A (ja) | 画像表示制御装置 | |
| JP2002311943A (ja) | 画像表示装置 | |
| JPH03103898A (ja) | 表示情報処理回路 | |
| JPS6037595A (ja) | テキスト・グラフィック表示方式 | |
| JPS63163887A (ja) | イメ−ジ合成表示方式 | |
| JPH0224783A (ja) | 画像表示装置 | |
| JP2000200078A (ja) | 画像デ―タ処理装置およびその処理方法 |