JPH0329013A - 五端子レギュレータ - Google Patents
五端子レギュレータInfo
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- JPH0329013A JPH0329013A JP16444689A JP16444689A JPH0329013A JP H0329013 A JPH0329013 A JP H0329013A JP 16444689 A JP16444689 A JP 16444689A JP 16444689 A JP16444689 A JP 16444689A JP H0329013 A JPH0329013 A JP H0329013A
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- 239000008188 pellet Substances 0.000 abstract description 5
- 229920000136 polysorbate Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000284 extract Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- VZUGBLTVBZJZOE-KRWDZBQOSA-N n-[3-[(4s)-2-amino-1,4-dimethyl-6-oxo-5h-pyrimidin-4-yl]phenyl]-5-chloropyrimidine-2-carboxamide Chemical compound N1=C(N)N(C)C(=O)C[C@@]1(C)C1=CC=CC(NC(=O)C=2N=CC(Cl)=CN=2)=C1 VZUGBLTVBZJZOE-KRWDZBQOSA-N 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
庄深」』ｌ生亜公１一
本発明は極性が相異なる２つの入力電圧を安定化して取
り出すレギュレーターに関する。
り出すレギュレーターに関する。
従１〆Ｕ幻琵
従来の正極性の電圧レギュレーターである、半導体装置
による三端子レギュレーターの回路概略図を第３図に示
す。
による三端子レギュレーターの回路概略図を第３図に示
す。
図において、１は正電圧レギュレーターで、１ａ，ｉｂ
，ｌｃはそれぞれ入力端子，接地端子，出力端子を表し
、入力端子１ａには入力電圧源２が，出力端子１ｃには
負荷３が接続され、それぞれの他端は接地端子１ｂとと
もに入力電圧源２や負荷３の接地４に接続される。一方
、正電圧レギュレーター１の内部では、入力端子１ａに
電圧制御用素子であるＮＰＮ型トランジスタＴＲＩのコ
レクタと、接地端子１ｂ間に定電流源５と基準電圧源６
がシリーズに接続され、出力端子ＩＣには電圧制御用素
子ＴＲＩのエミッタと接地端子１ｂ間に分圧用抵抗Ｒ１
とＲ２がシリーズに接続される。比較器７の入力７ａに
はそれぞれ定電流源５と基準電圧源６の接続点及び分圧
用抵抗Ｒ１とＲ２の接続点が接続され、比較器７の出力
７ｂは電圧制御用素子ＴＲＩのベースに接続される。
，ｌｃはそれぞれ入力端子，接地端子，出力端子を表し
、入力端子１ａには入力電圧源２が，出力端子１ｃには
負荷３が接続され、それぞれの他端は接地端子１ｂとと
もに入力電圧源２や負荷３の接地４に接続される。一方
、正電圧レギュレーター１の内部では、入力端子１ａに
電圧制御用素子であるＮＰＮ型トランジスタＴＲＩのコ
レクタと、接地端子１ｂ間に定電流源５と基準電圧源６
がシリーズに接続され、出力端子ＩＣには電圧制御用素
子ＴＲＩのエミッタと接地端子１ｂ間に分圧用抵抗Ｒ１
とＲ２がシリーズに接続される。比較器７の入力７ａに
はそれぞれ定電流源５と基準電圧源６の接続点及び分圧
用抵抗Ｒ１とＲ２の接続点が接続され、比較器７の出力
７ｂは電圧制御用素子ＴＲＩのベースに接続される。
この正電圧レギュレーター１の出力端子１Ｃでの電圧が
安定化される原理は以下で説明される。
安定化される原理は以下で説明される。
即ち、定電流源５より供給される一定値の電流により、
基準電圧源６にて発生される一定電圧値ＶＲＥＦ（Ｖ）
と図中Ａ点での出力電圧値ＶＯ（Ｖ）が、接地４間での
分圧用抵抗Ｒ１，Ｒ２により分圧される図中Ｂ点での電
圧値ｙｏ ｘｊＬ−（ｖ）とを比較器ＲＩ＋Ｒ２ ７に入力し、その出力７ｂより出力されるそれらの差電
圧により入出力端子間に挿入された電圧制御用素子ＴＲ
Ｉを制御することで、即ちＶＲＥＦ ＝ｙｏ ｘ−ｆｌ
Ｌ−（ｖ）が成立し、基準電圧源６で発生Ｒ１＋Ｒ２ される一定電圧値ＶＲＥＦ（Ｖ）の安定精度で安定化さ
れた下の式にて表される出力電圧が得られる。
基準電圧源６にて発生される一定電圧値ＶＲＥＦ（Ｖ）
と図中Ａ点での出力電圧値ＶＯ（Ｖ）が、接地４間での
分圧用抵抗Ｒ１，Ｒ２により分圧される図中Ｂ点での電
圧値ｙｏ ｘｊＬ−（ｖ）とを比較器ＲＩ＋Ｒ２ ７に入力し、その出力７ｂより出力されるそれらの差電
圧により入出力端子間に挿入された電圧制御用素子ＴＲ
Ｉを制御することで、即ちＶＲＥＦ ＝ｙｏ ｘ−ｆｌ
Ｌ−（ｖ）が成立し、基準電圧源６で発生Ｒ１＋Ｒ２ される一定電圧値ＶＲＥＦ（Ｖ）の安定精度で安定化さ
れた下の式にて表される出力電圧が得られる。
ＶＯ ：ＶＲＥＦ ｘＬＬｔｈｕ（ｖ）Ｒ２
但し、抵抗Ｒ１の抵抗値をＲｌ（Ω），抵抗Ｒ２抵抗値
をＲ２（Ω）とする。
をＲ２（Ω）とする。
同様に従来の負極性の電圧レギュレーターである半導体
装置による三端子レギュレーターの回路概略図を第４図
に示す。第４図において第３図と同一符号は同一物を示
し説明を省略する。
装置による三端子レギュレーターの回路概略図を第４図
に示す。第４図において第３図と同一符号は同一物を示
し説明を省略する。
図において８は負電圧レギュレーターで、８ａ，８ｂ，
８ｃはそれぞれ入力端子，接地端子，出力端子を表す。
８ｃはそれぞれ入力端子，接地端子，出力端子を表す。
入力電圧源９と負荷３は第３図と同様に接地されるが、
入力電圧源９の極性が第３図のそれと異なる。一方、負
電圧レギュレーター８の内部では電圧制御用素子である
ＮＰＮ型トランジスタＴＲ２の向きと基準電圧源６の向
きが異なるだけで動作原理は第３図と同様であるため、
分圧用抵抗Ｒ３，Ｒ４の抵抗値をそれぞれＲ３ （Ω）
，Ｒ４（Ω）とすると出力電圧は第３図と同様ｖｏ ＝
ｖｏＦ３土剥一（Ｖ）で表される。
入力電圧源９の極性が第３図のそれと異なる。一方、負
電圧レギュレーター８の内部では電圧制御用素子である
ＮＰＮ型トランジスタＴＲ２の向きと基準電圧源６の向
きが異なるだけで動作原理は第３図と同様であるため、
分圧用抵抗Ｒ３，Ｒ４の抵抗値をそれぞれＲ３ （Ω）
，Ｒ４（Ω）とすると出力電圧は第３図と同様ｖｏ ＝
ｖｏＦ３土剥一（Ｖ）で表される。
次に第５図に第３図中の電圧制御用素子ＴＲＩ近傍の半
導体素子としての拡散概略図を示す。
導体素子としての拡散概略図を示す。
サブストレー｝ （ｓｕｂｓｔｒａｔｅ）と呼ばれるＰ
型基板１０の上にＮ型埋込層１１とＮ型エピタキシャル
（ｅｐｉｔａｘｉａｌ）層１２が形成され、同一ベレッ
ト上の各素子はＰ型アイソレーシロン（ Ｉｓｏ ｌａ
ｔ ｔｏｎ ）１３により電気的に孤立化が図られてい
る。Ｎ型エビタキシャル層１２の内部にＰ型ベース層１
４とＰ型ベース層１４の内部にＮ型エミッタ層１５が不
純物拡散により、その上に所定位置に穴開けコンタクト
１７．１８，１９．２０が形成された絶縁酸化物１６が
形成され、更にその上にＡ！配線２１，２２，２３，２
４が形成されている。コンタクト１７によりＮ型エビタ
キシャル層１２はＡＩ配線２１に電気的接続され、電圧
制御用素子ＴＲＩのコレクタを形成する。以下同様にＰ
型ベース層１４はコンタクトｌ８によりＡ．／配線２２
に、Ｎ型エミッタ層１５はコンタクト１９によりＡＩ配
線２３にそれぞれ電気的接続され、それぞれ電圧制御用
素子ＴＲＩのベース，エミッタを形成する。コンタクト
２０により、Ｐ型アイソレーシロン１３とＰ型基板１０
が電気的接続されるＡ！配線２４は接地端子１ｂを通し
て接地４に接続される。即ち、Ｐ型部位を最低電位とし
ＰＮ接合の逆バイアス接続とすることで各素子の孤立化
を図っている。
型基板１０の上にＮ型埋込層１１とＮ型エピタキシャル
（ｅｐｉｔａｘｉａｌ）層１２が形成され、同一ベレッ
ト上の各素子はＰ型アイソレーシロン（ Ｉｓｏ ｌａ
ｔ ｔｏｎ ）１３により電気的に孤立化が図られてい
る。Ｎ型エビタキシャル層１２の内部にＰ型ベース層１
４とＰ型ベース層１４の内部にＮ型エミッタ層１５が不
純物拡散により、その上に所定位置に穴開けコンタクト
１７．１８，１９．２０が形成された絶縁酸化物１６が
形成され、更にその上にＡ！配線２１，２２，２３，２
４が形成されている。コンタクト１７によりＮ型エビタ
キシャル層１２はＡＩ配線２１に電気的接続され、電圧
制御用素子ＴＲＩのコレクタを形成する。以下同様にＰ
型ベース層１４はコンタクトｌ８によりＡ．／配線２２
に、Ｎ型エミッタ層１５はコンタクト１９によりＡＩ配
線２３にそれぞれ電気的接続され、それぞれ電圧制御用
素子ＴＲＩのベース，エミッタを形成する。コンタクト
２０により、Ｐ型アイソレーシロン１３とＰ型基板１０
が電気的接続されるＡ！配線２４は接地端子１ｂを通し
て接地４に接続される。即ち、Ｐ型部位を最低電位とし
ＰＮ接合の逆バイアス接続とすることで各素子の孤立化
を図っている。
同様に第６図に第４図中の電圧制御用素子ＴＲ２の半導
体素子としての拡散概略図を示す。第６図において第５
図と同一符号は同一物を示し説明を省略する。コンタク
ト１７によりＮ型エビタキシャル１２が電気的接続され
るＡ１配線２５は電圧制御用素子ＴＲ２のコレクタを形
成し、以下同様にコンタクト１８によりＰ型ベース層１
４が電気的接続されるＡノ配線２６は、電圧制御用素子
ＴＲ２のベースを形成し、コンタクト１９によりＮ型エ
ミッタ層１５が電気的接続されるＡ１配線２７は電圧制
御用素子ＴＲ２のエミッタを形成し入力端子８ａに接続
されるが、入力端子８ａは最低電位であるためＡｔ配線
２７はコンタクト２８によりＰ型アイソレーシロン１３
とＰ型基板１０が電気的接続される。
体素子としての拡散概略図を示す。第６図において第５
図と同一符号は同一物を示し説明を省略する。コンタク
ト１７によりＮ型エビタキシャル１２が電気的接続され
るＡ１配線２５は電圧制御用素子ＴＲ２のコレクタを形
成し、以下同様にコンタクト１８によりＰ型ベース層１
４が電気的接続されるＡノ配線２６は、電圧制御用素子
ＴＲ２のベースを形成し、コンタクト１９によりＮ型エ
ミッタ層１５が電気的接続されるＡ１配線２７は電圧制
御用素子ＴＲ２のエミッタを形成し入力端子８ａに接続
されるが、入力端子８ａは最低電位であるためＡｔ配線
２７はコンタクト２８によりＰ型アイソレーシロン１３
とＰ型基板１０が電気的接続される。
４Ｂ ′ 一以上述べたよう
に、正極性の電圧レギュレーターのＰ型基板１０は接地
４と同電位のＯ （Ｖ’）であり、負極性の電圧レギュ
レーターのＰ型基板１０は入力端子８ａと同電位の例え
ば−２ ０ （Ｖ）であるため、それらの電圧レギュレ
ーターを同一ベレット上で実現することは不可能である
。
に、正極性の電圧レギュレーターのＰ型基板１０は接地
４と同電位のＯ （Ｖ’）であり、負極性の電圧レギュ
レーターのＰ型基板１０は入力端子８ａと同電位の例え
ば−２ ０ （Ｖ）であるため、それらの電圧レギュレ
ーターを同一ベレット上で実現することは不可能である
。
そのため、それらの電圧レギュレーターは別々のペレッ
ト，即ち別々のパッケージに組まれるため、正負両電圧
を必要とする電気機器の電源として三端子レギュレータ
ーを使う場合、それぞれの諸特性出力電圧，安定精度，
残留ノイズ，リップル除去率等のベアリングを行わなけ
ればならず、また２つのパッケージ分のスペースを必要
とするという問題があった。
ト，即ち別々のパッケージに組まれるため、正負両電圧
を必要とする電気機器の電源として三端子レギュレータ
ーを使う場合、それぞれの諸特性出力電圧，安定精度，
残留ノイズ，リップル除去率等のベアリングを行わなけ
ればならず、また２つのパッケージ分のスペースを必要
とするという問題があった。
一，， の 一
本発明は上記問題点に鑑み提案されたもので、第１の入
出力端子間に第１の電圧制御用素子を、第２の入出力端
子間に第２の電圧制御用素子をそれぞれ介挿し、接地端
子電位に対する基準電圧と第１の出力端子の電圧を比較
する第１の比較器の出力に基づいて第１の電圧制御用素
子を制御するとともに、接地端子電圧と第１，第２の出
力端子の中間電圧を比較する第２の比較器の出力に基づ
いて第２の電圧制御用素子を制御することを特徴とする
五端子レギュレーターを提供する。
出力端子間に第１の電圧制御用素子を、第２の入出力端
子間に第２の電圧制御用素子をそれぞれ介挿し、接地端
子電位に対する基準電圧と第１の出力端子の電圧を比較
する第１の比較器の出力に基づいて第１の電圧制御用素
子を制御するとともに、接地端子電圧と第１，第２の出
力端子の中間電圧を比較する第２の比較器の出力に基づ
いて第２の電圧制御用素子を制御することを特徴とする
五端子レギュレーターを提供する。
史皿因
以下に本発明を第１図の回路概略図より説明する。
第１図において第３図及び第４図と同一符号は同一物を
示し説明を省略する。図において２９は本発明による五
端子レギュレーターで、２９ａ，２９ｂ，２９ｃ，２９
ｄ，２９ｅはそれぞれ正入力端子，負入力端子，接地端
子，正出力端子，負出力端子を表し、分圧用抵抗Ｒ５と
Ｒ６及び比較器８と電圧制御用素子ＴＲ３が付加され、
五端子構造となっている。
示し説明を省略する。図において２９は本発明による五
端子レギュレーターで、２９ａ，２９ｂ，２９ｃ，２９
ｄ，２９ｅはそれぞれ正入力端子，負入力端子，接地端
子，正出力端子，負出力端子を表し、分圧用抵抗Ｒ５と
Ｒ６及び比較器８と電圧制御用素子ＴＲ３が付加され、
五端子構造となっている。
正入力端子２９ａには正入力電圧源２、負入力端子２９
ｂには負入力電圧源９、正出力端子２９ｄ，負出力端子
２９ｅにはそれぞれ負荷３が接続され、それぞれの他端
は接地端子２９ｃとともに正入力電圧源３，負入力電圧
源９，負荷３の接地４に接続される。一方、五端子レギ
ュレーター２９の内部では負入力端子２９ｂに電圧制御
用素子であるＮＰＮ型トランジスタＴＲ３のエミッタ、
負出力端子２９ｅに電圧制御用素子ＴＲ３のコレクタと
正出力端子２９ｄ間に分圧用抵抗Ｒ５とＲ６がシリーズ
に接続される。比較器８の入力８ａにはそれぞれ接地端
子２９ｃと分圧用抵抗Ｒ５とＲ６の接続点が接続され、
比較器８の出力８ｂは電圧制御用素子ＴＲ３のベースに
接続される。
ｂには負入力電圧源９、正出力端子２９ｄ，負出力端子
２９ｅにはそれぞれ負荷３が接続され、それぞれの他端
は接地端子２９ｃとともに正入力電圧源３，負入力電圧
源９，負荷３の接地４に接続される。一方、五端子レギ
ュレーター２９の内部では負入力端子２９ｂに電圧制御
用素子であるＮＰＮ型トランジスタＴＲ３のエミッタ、
負出力端子２９ｅに電圧制御用素子ＴＲ３のコレクタと
正出力端子２９ｄ間に分圧用抵抗Ｒ５とＲ６がシリーズ
に接続される。比較器８の入力８ａにはそれぞれ接地端
子２９ｃと分圧用抵抗Ｒ５とＲ６の接続点が接続され、
比較器８の出力８ｂは電圧制御用素子ＴＲ３のベースに
接続される。
この五端子レギュレーターの正出力端子２９ｄでの電圧
が安定化される原理は第３図と同様であるため省略する
。一方、負出力端子２９ｅでの電圧が安定化される原理
は以下で説明される。
が安定化される原理は第３図と同様であるため省略する
。一方、負出力端子２９ｅでの電圧が安定化される原理
は以下で説明される。
即ち、比較器８は、両入力８ａ間の差電圧を零にすべく
図中Ｃ点での電位を接地端子２９ｃと同電位０ （Ｖ）
になるように電圧制御用素子ＴＲ３を制御する。よって
、図中Ｄ点での正出力電圧値をＶ＋（Ｖ）とすると、図
中Ｅ点での負出力電圧値Ｖ−（Ｖ）は、正出力電圧値Ｖ
＋（Ｖ）の安定精度で安定された下の式にて表される。
図中Ｃ点での電位を接地端子２９ｃと同電位０ （Ｖ）
になるように電圧制御用素子ＴＲ３を制御する。よって
、図中Ｄ点での正出力電圧値をＶ＋（Ｖ）とすると、図
中Ｅ点での負出力電圧値Ｖ−（Ｖ）は、正出力電圧値Ｖ
＋（Ｖ）の安定精度で安定された下の式にて表される。
ｖ− ＝ −Ｖ＋ ｘ″−（ｖ）
Ｒ５
但し、抵抗Ｒ５の抵抗値をＲ５（Ω），抵抗Ｒ６の抵抗
値をＲｅ（Ω）とする。次に第２図に第１図中の電圧制
御用素子ＴＲＩ，ＴＲ３と分圧用抵抗Ｒ５．Ｒ６の拡散
概略図を示す。第２図において第５図と同一符号は同一
物を示し説明を省略する。Ｐ型アイソレーシロン１３に
より孤立化した図中４つの各素子は、左側より電圧制御
用素子ＴＲｌ，分圧用抵抗Ｒ５，同じくＲ６，電圧制御
用素子ＴＲ３を表している。コンタクト３０によりＴＲ
ＩのＮ型エピタキシャル層１２が電気的接続されるＡ１
配線３１は正入力端子２９ａに、コンタクト３２及び３
３によりＴＲＩのＮ型エミッタ層１５とＲ５のＰ型ベー
ス層１４が電気的接続されるＡ１配線３４は正出力端子
２９ｄに、コンタクト３５及び３６によりＲ６のＰ型ベ
ース層１４とＴＲ３のＮ型エビタキシャル層１２が電気
的接続されるＡＩ配線３７は負出力端子２９ｅに、コン
タクト３８及び３９によりＴＲ３のＮ型エビタキシャル
層１２とＰ型アイソレーション１３が電気的接続される
Ａｉ配線４０は負入力端子２９ｂにそれぞれ接続される
。即ち、各素子の孤立化のため最低電位である負入力端
子２９ｂと接続されるＡｆ配ｔｌ４０にＰ型アイソレー
シロン１３とＰ型基板１０をコンタクト３９により電気
的接続される。
値をＲｅ（Ω）とする。次に第２図に第１図中の電圧制
御用素子ＴＲＩ，ＴＲ３と分圧用抵抗Ｒ５．Ｒ６の拡散
概略図を示す。第２図において第５図と同一符号は同一
物を示し説明を省略する。Ｐ型アイソレーシロン１３に
より孤立化した図中４つの各素子は、左側より電圧制御
用素子ＴＲｌ，分圧用抵抗Ｒ５，同じくＲ６，電圧制御
用素子ＴＲ３を表している。コンタクト３０によりＴＲ
ＩのＮ型エピタキシャル層１２が電気的接続されるＡ１
配線３１は正入力端子２９ａに、コンタクト３２及び３
３によりＴＲＩのＮ型エミッタ層１５とＲ５のＰ型ベー
ス層１４が電気的接続されるＡ１配線３４は正出力端子
２９ｄに、コンタクト３５及び３６によりＲ６のＰ型ベ
ース層１４とＴＲ３のＮ型エビタキシャル層１２が電気
的接続されるＡＩ配線３７は負出力端子２９ｅに、コン
タクト３８及び３９によりＴＲ３のＮ型エビタキシャル
層１２とＰ型アイソレーション１３が電気的接続される
Ａｉ配線４０は負入力端子２９ｂにそれぞれ接続される
。即ち、各素子の孤立化のため最低電位である負入力端
子２９ｂと接続されるＡｆ配ｔｌ４０にＰ型アイソレー
シロン１３とＰ型基板１０をコンタクト３９により電気
的接続される。
発動１セ４程
以上のように本発明によれば、正極性，負極性の電圧レ
ギュレーターを同一ベレット上で実現できるため、１パ
ッケージに収められることにより省スペースが可能とな
る。また同一製法及び基準電圧源が共用化されるため、
それぞれの諸特性が合致し、かつペレット面積の縮小化
が図られる。
ギュレーターを同一ベレット上で実現できるため、１パ
ッケージに収められることにより省スペースが可能とな
る。また同一製法及び基準電圧源が共用化されるため、
それぞれの諸特性が合致し、かつペレット面積の縮小化
が図られる。
また、抵抗Ｒ５とＲ６の抵抗値を同一とすることにより
、トラッキング電源が実現できる。
、トラッキング電源が実現できる。
２９ｃ・・・・・・接地端子、
２９ｄ・・・・・・第１の出力端子、
２９ｅ・・・・・・第２の出力端子、
ＴＲＩ・・・・・・第１の電圧制御用素子、ＴＲ３・・
・・・・第２の電圧制御用素子、７・・・・・・第１の
比較器、 ８・・・・・・第２の比較器。
・・・・第２の電圧制御用素子、７・・・・・・第１の
比較器、 ８・・・・・・第２の比較器。
第１図は本発明による回路概略図、第２図は本発明によ
る拡散概略図、第３図及び第４図は従来の回路概略図で
ある。第５図及び第６図は従来の拡故概略図を示す。 ２９・・・・・・五端子レギュレーター２９ａ・・・・
・・第１の入力端子、 ２９ｂ・・・・・・第２の入力端子、 第 ４ 図 （ ４ ］Ｏ 第 ５ 図 ］○ 第 ６ 図
る拡散概略図、第３図及び第４図は従来の回路概略図で
ある。第５図及び第６図は従来の拡故概略図を示す。 ２９・・・・・・五端子レギュレーター２９ａ・・・・
・・第１の入力端子、 ２９ｂ・・・・・・第２の入力端子、 第 ４ 図 （ ４ ］Ｏ 第 ５ 図 ］○ 第 ６ 図
Claims (1)
- 第１の入出力端子間に第１の電圧制御用素子を、第２の
入出力端子間に第２の電圧制御用素子をそれぞれ介挿し
、接地端子電位に対する基準電圧と第１の出力端子の電
圧を比較する第１の比較器の出力に基づいて第１の電圧
制御用素子を制御するとともに、接地端子電圧と第１、
第２の出力端子の中間電圧を比較する第２の比較器の出
力に基づいて第２の電圧制御用素子を制御することを特
徴とする五端子レギュレーター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444689A JPH0329013A (ja) | 1989-06-27 | 1989-06-27 | 五端子レギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444689A JPH0329013A (ja) | 1989-06-27 | 1989-06-27 | 五端子レギュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329013A true JPH0329013A (ja) | 1991-02-07 |
Family
ID=15793326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16444689A Pending JPH0329013A (ja) | 1989-06-27 | 1989-06-27 | 五端子レギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329013A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211913A (ja) * | 1985-07-10 | 1987-01-20 | Fuji Electric Co Ltd | トラツキング電源回路 |
-
1989
- 1989-06-27 JP JP16444689A patent/JPH0329013A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211913A (ja) * | 1985-07-10 | 1987-01-20 | Fuji Electric Co Ltd | トラツキング電源回路 |
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