JPH0329045A - バス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明ｌ上ｍ数のバスを有するシステムにおけるバス制
御装置に関するものであも 従来の技術 従来のバス制御装置の一例（例え（【「製品レポートＭ
Ｎ８３５５（ＤＰＵ）Ｊ、日経データプロ・マイコン、
１９８７．　　８版　ＭＣＩ−１８４−９４１〜９４７
ベース　日経マグロウヒル社）を第４図に示す。第４図
は従来のバス制御装置のブロック図を示すものであり、
　ｌはホストバ入　２はローカルバ７Ｓ　３はホストバ
ス１をマスターとなって制御するホストプロセッサ、３
２はホストバスｌとローカルバス２の両方に対してアク
セス可能なプロセッサ、４１はホストバス１とローカル
バス２の両方を制御するバス調停敵６はホストバスｌと
プロセッサ３２とを接続する第１のバッファ、７はロー
カルバス２とプロセッサ３２を接続する第２のバッファ
、　８はホストプロセッサ３のアドレスとバス調停部４
１からのホストプロセッサ３に対するバス使用許可信号
をもとにバッファイネーブル信号を出力する第１のデコ
ーダ、４２はプロセッサ３２のアドレスとバス調停部４
１からのプロセッサ３２に対するバス使用許可信号をも
とにバッファイネーブル信号を出力する第２のデコーダ
、４３は２本のバッファイネーブル信号をもとに出力信
号を発生するゲートであも　以上のように構或された従
来のバス制御装置において｛よ　プロセッサ３２がホス
トバスに対してアクセスしようとするとき、バス調停部
４１にバス要求信号を出力してバス調停部４１からプロ
セッサ３２に対するバス使用許可信号を受け取ってから
アドレスを出力し第２のデコーダ４２はそのアドレスを
もとに　プロセッサ３２のアクセスがホストバス１力＼
　ローカルバス２かを判断してホストバス１へのアクセ
スであればゲート４３にバッファイネーブル信号を出力
す翫　ゲート４３は第１のバッファ６に対して出力信号
を発生してホストバスｌとプロセッサ３２とを接続すも
　プロセッサ３２がローカルバスに対してアクセスしよ
うとするとき、バス調停部４１にバス要求信号を出力し
てバス調停部４１からのプロセッサ３２に対するバス使
用許可信号を受け取ってからアドレスを出力し　第２の
デコーダ４２はそのアドレスをもとに　プロセッサ３２
のアクセスがホストバス１力＼　ローカルバス２かを判
断してローカルバス２へのアクセスであれば第２のバッ
ファ７に対して出力信号を発生してローカルバス２とプ
ロセッサ３２とを接続すも　ホストプロセッサ３がプロ
セッサ３２に対してアクセスしようとしたとき、バス調
停部４ｌにバス要求信号を出力してバス調停部４Ｉから
のホストプロセッサ３に対するバス使用許可信号を受け
取ってからアドレスを出力し　第１のデコーダ６はその
アドレスをもとに　ホストプロセッサ３のアクセスがプ
ロセッサ３２へのアクセスかどうかを判断してプロセッ
サ３２へのアクセスであればゲート４３にバッファイネ
ーブル信号を出力すも　ゲート４３は第１のバッファ６
に対して出力信号を発生してホストプロセッサ３とプロ
セッサ３２とを接続すも 発明が解決しようとする課題 しかしなが転　前記のような構或で１上　プロセッサ３
２がローカルバス２をアクセスしようとするとき、プロ
セッサ３２がバス要求信号を出力した時点でｌ；Ｌ　　
プロセッサ３２のアクセスがホストバス１へのアクセス
カ＼　ローカルバス２へのアクセスかどうかを判断する
ことはできないので、ホストプロセッサ３がホストバス
１を使用していなくても必ずバス調停部４ｌにおいてバ
ス調停を行うのでローカルバス２へのアクセスが遅くな
るという課題を有していた　本発明はかかる点に鑑へ　
ホストプロセッサからのプロセッサへのアクセスがない
と東　プロセッサのローカルバスへのアクセスを高速に
行うことができるバス制御装置を提供することを目的と
すも 課題を解決するための手段 前記課題を解決するための請求項ｌ記載の発明１よ　複
数のバス要求信号を発生するプロセッサと、ホストプロ
セッサからのバス要求信号と前記プロセッサからの複数
のバス要求信号をもとにバス使用許可信号とバッファイ
ネーブル信号とを出力するバス調停部と、ホストバスと
前記プロセッサとを接続する第ｌのバッファと、ローカ
ルバスと前記プロセッサとを接続する第２のバッファと
、前記バス調停部から出力されたホスト・プロセッサに
対する前記バス使用許可信号とホストプロセッサからの
アドレスをもとにホストプロセッサのバッファイネーブ
ル信号を出力するデコーダとを備えたことを特徴とする
バス制御装置であも　前記課題を解決するための請求項
２記載の発明（上　バス要求信号と状態信号とを発生す
るプロセッサと、ホストプロセッサからのバス要求信号
と前記プロセッサからのバス要求信号と状態４＝号とを
もとにバッファイネーブル信号とを出力するバス調停部
と、ホストバスと前記プロセッサとを接続する第１のバ
ッファと、ローカルバスと前記プロセッサとを接続する
第２のバッファと、前記バス調停部から出力されたホス
トプロセッサに対する前記バス使用許可信号とホストプ
ロセッサからのアドレスをもとにホストプロセッサのバ
ッファイネーブル信号を出力するデコーダとを備えたこ
とを特徴とするバス制御装置であａ　前記課題を解決す
るための請求項３記載の発明は　バス要求信号を出力す
るプロセッサと、ホストプロセッサからセット、　リセ
ット可能なレジスタと、ホストプロセッサからのバス要
求信号と前記プロセッサからのバス要求信号と前記レジ
スタからの出力信号をもとにバス使用許可信号とバッフ
ァイネーブル信号とを出力するバス調停部と、ホストバ
スと前記プロセッサとを接続する第ｌのバッファと、ロ
ーカルバスと前記プロセッサとを接続する第２のバッフ
ァと、前記バス調停部から出力されたホストプロセッサ
に対する前記バス使用許可信号とホストプロセッサから
のアドレスをもとにホストプロセッサのバッファイネー
ブル信号を出力するデコーダとを備えたことを特徴とす
るバス制御装置である。

作用 請求項１記載の発明は前記構或により、プロセッサがロ
ーカルバスをアクセスするとき（ヘ　ローカルバスに対
応したバス要求信号を出力することによって、バス調停
部ではホストプロセッサがプロセッサに対してアクセス
を行っていなければすぐにプロセッサにバス使用許可信
号を出力して、プロセッサはローカルバスに対してアク
セスを開始ず私　請求項２記載の発明は前記構或により
、プロセッサがローカルバスをアクセスするときにバス
要求信号と状態信号を出力することによって、バス調停
部ではホストプロセッサがプロセッサに対してアクセス
を行っていなければ　すぐにプロセッサにバス使用許可
信号を出力して、プロセッサはローカルバスに対してア
クセスを開始すも請求項３記載の発明は前記構戊により
、ホストプロセッサはプロセッサに命令を与えるときに
　プロセッサがつぎにローカルバスをアクセスする場合
にはレジスタをセッ卜すん　プロセッサがローカルバス
をアクセスするときに　バス要求信号をｔＢ力すること
によって、バス調停部ではホストプロセッサがプロセッ
サに対してアクセスを行っていないと同時にレジスタが
セットされていればすぐにプロセッサにバス使用許可信
号を出力して、プロセッサはローカルバスに対してアク
セスを開始すａ 実施例 第１図は請求項１記載の発明の実施例におけるバス制ａ
装置のブロック図を示すものであａ　第１図の１はホス
トバ入　２はローカルバ入　３はホストバス１をマスタ
ーとなって制御するホストプロセッサ、４は複数のバス
要求信号を発生するプロセッサ、　５はホストバスとロ
ーカルバスの両方を制御するバス調停畝　６はホストバ
ス１とプロセッサ４とを接続する第１のバッファ、　７
はローカルバス２とプロセッサ４を接続する第２のバッ
ファ、　８はホストプロセッサ３のアドレスとバス調停
部５からのホストプロセッサ３に対するバス使用許可信
号をもとにバッファイネーブル信号を出力するデコーダ
、　９はバス調停部５からの出力信号とデコーダ８から
のバッファイネーブル信号をもとに出力信号を発生する
ゲートであも　以上のように構或された本実施例のバス
制御装置について、以下その動作を説明すも　プロセッ
サ４がホストバス１に対してアクセスしようとするとき
、バス調停部５にホストバスに対応したバス要求信号を
出力すも　次にバス調停部５は　ホストプロセッサ３か
らのプロセッサ４へのアクセスを示すデコーダ８からの
バッファイネーブル信号とホストプロセッサ３からのバ
ス要求信号の両方がないときに　プロセッサ４ヘバス使
用許可信号を出力すると同時にゲート９へ出力信号を発
生すもゲート９は第１のバッファ６に対して出力信号を
発生して、第１のバッファ６はホストバスｌとプロセッ
サ４とを接続し　プロセッサ４はｐ一力ルバスへのアク
セスを開始すも　プロセッサ４がローカルバス２に対し
てアクセスしようとするとき、バス調停部５にローカル
バス２に対応したバス要求信号を出力すも　次にバス調
停部５１よ　ホストプロセッサ３からのプロセッサ４へ
のアクセスを示すデコーダ８からのバッファイネーブル
信号がないとき艮　プロセッサ４ヘバス使用許可信号を
出力すると同時に　第２のバッファ７ヘバッファイネー
ブル信号を出力すも　第２のバッファ７はローカルバス
２とプロセッサ４とを接続しプロセッサ４はローカルバ
ス２へのアクセスを開始すもホストプロセッサ３がプロ
セッサ４に対してアクセスしようとするとき、バス調停
部５にバス要求信号を出力してバス調停部５からのホス
トプロセッサ３に対するバス使用許可信号を受け取って
からアドレスを出力し　デコーダ８はアドレスをもとに
　プロセッサ２のアクセスがプロセッサ４八。

のアクセスかどうかを判断して、プロセッサ４へのアク
セスであればゲート９とバス調停部５にバッファイネー
ブル信号を出力すも　ゲート９は第１のバッファ６に対
して出力信号を発生してホストプロセッサ３とプロセッ
サ４とを接続す瓜　以上のように本実施例によれば　複
数のバス要求信号を発生するプロセッサと、ホストプロ
セッサからのバス要求信号とプロセッサからの複数のバ
ス要求信号をもとにバス使用許可信号とバッファイネー
ブル信号とを出力するバス調停部とを設けることにより
ホストプロセッサからのプロセッサヘのアクセスがない
場念　ブ口セッサはホストバスの状態とは無関係に高速
にローカルバスヘアクセスすることができも　第２図は
請求項２記載の発明の実施例におけるバス制御装置のブ
ロック図を示すものであも　第２図の１はホストバ入　
２はローカルバ／，　３はホストバスｌをマスターとな
って制御するホストプロセッサ、２１はバス要求４Ｍ号
と状態信号を発生するプロセッサ、２２はホストバス１
とローカルバス２の両方を制御するバス調停舐　６はホ
ストバスｌとプロセッサ２１とを接続する第１のバッフ
ァ、　７はローカルバス２とプロセッサ２１を接続する
第２のバッファ、８はホストプロセッサ３のアドレスと
バス調停部２２からのホストプロセッサ３に対するバス
使用許可信号をもとにバッファイネーブル信号を出力す
るデコーダ、９はバス調停部２２からの出力信号とデコ
ーダ８からのバッファイネーブル信号をもとに出力信号
を発生するゲートであも　以上のように構或された本実
施例のバス制御装置について、以下その動作を説明す氏
　プロセッサ２１がホストバスｌに対してアクセスしよ
うとするとき、バス調停部２２にバス要求信号と状態信
号を出力すも　次にバス調停部２２（ヨ　　ホストプロ
セッサ３からのプロセッサ２１へのアクセスを示すデコ
ーダ８からのバッファイネーブル信号とホストプロセッ
サ３からのバス要求信号の両方がないときに　プロセッ
サ２１ヘバス使用許可信号を出力すると同時にゲート９
へ出力信号を発生すも　ゲート９は第１のバッファ６に
対して出力信号を発生して、第１のバッファ６はホスト
バス１とプロセッサ２１とを接続し　プロセッサ２１は
ローカルバスへのアクセスを開始すもプロセッサ２１が
ローカルバス２に対してアクセスしようとすると東　バ
ス調停部２２にバス要求信号と状態信号を出力すム　次
にバス調停部２２（ヨ　　ホストプロセッサ３からのプ
ロセッサ２１へのアクセスを示すデコーダ８からのバッ
ファイネーブル信号がないときに　プロセッサ２１ヘバ
ス使用許可信号を出力すると同時に　第２のバッファ７
ヘバッファイネーブル信号を出力すも　第２のバッファ
７はローカルバス２とプロセッサ２ｌとを接続しブロセ
ッサ２１はローカルバス２へのアクセスを開始ずん　ホ
ストプロセッサ３がプロセッサ２ｌに対してアクセスし
ようとするとき、バス調停部２２にバス要求｛ｉ号を出
力してバス調停部２２からのホストプロセッサ３に対す
るバス使用許可信号を受け取ってからアドレスを出力し
　デコーダ８はそのアドレスをもとに　ホストプロセッ
サ３のアクセスがプロセッサ２１へのアクセスかどうか
を判断して、プロセッサ２１へのアクセスであればゲー
ト９とバス調停部２２にバッファイネーブル信号を出力
すもゲート９は第１のバッファ６に対して出力信号を発
生してホストプロセッサ３とプロセッサ２１とを接続す
も　以上のように本実施例によれば　バス要求信号と状
態信号を発生するプロセッサと、ホストプロセッサから
のバス要求信号とプロセッサからのバス要求信号と状態
信号をもとにバス使用許可信号とバッファイネーブル信
号を出力するバス調停部とを設けることによりホストプ
ロセッサからのプロセッサへのアクセスがない場色　プ
ロセッサはホストバスの状態とは無関係に高速にロ一カ
ルバスへアクセスすることができも　第３図は請求項３
記載の発明の実施例におけるバス制御装置のブロック図
を示すものであも　第１図の１はホストバ７，２はロー
カルバ入　３１はホストバス１をマスターとなって制御
するホストプロセッサ、３２はバス要求信号を発生する
プロセッサ、３３はホストバス１とローカルバス２の両
方を制御するバス調停餓　６はホストバスｌとプロセッ
サ３２とを接続する第１のバッファ、　７はローカルバ
ス２とプロセッサ３２を接続する第２のバッファ、　８
はホストプロセッサ３１のアドレスとバス調停部３３か
らのホストプロセッサ３１に対するバス使用許可信号を
もとにバッファイネーブル信号を出力するデコーダ、９
はバス關停部３３からの出力信号とデコーダ８からのバ
ッファイネーブル信号をもとに出力信号を発生するゲー
ト、３４はホストプロセッサからセット、リセット可能
なレジスタであも以上のように構或された本実施例のバ
ス制御装置について、以下その動作を説明すも　ホスト
プロセッサ３１はプロセッサ３２に命令を与えるときに
プロセッサ３２がつぎにホストバス１をアクセスする場
合にはレジスタ３４をリセットすも　プロセッサ３２が
ホストバス１に対してアクセスしようとするとき、バス
調停部３３にバス要求信号を出力すも次にバス調停部３
３１上　　ホストプロセッサ３１からのプロセッサ３２
ヘのアクセスを示すデコーダ８からのバッファイネーブ
ル信号とホストプロセッサ３１からのバス要求信号の両
方がないときに　プロセッサ３２ヘバス使用許可信号を
出力すると同時にゲート９へ出力信号を発生すん　ゲー
ト９は第１のバッファ６に対して出力信号を発生して、
第ｌのバッファ６はホストバス１とプロセッサ３２とを
接続し　プロセッサ３２はホストバスへのアクセスを開
始すも　ホストプロセッサ３１はプロセッサ３２に命令
を与えるときに　プロセッサ３２がつぎにローカルバス
２をアクセスする場合にはレジスタ３４をセツ卜すん　
プロセッサ３２がローカルバス２に対してアクセスしよ
うとするとき、バス調停部３３にバス要求信号を出力す
も　次にバス調停部３３（表ホストプロセッサ３１から
のプロセッサ３４へのアクセスを示すデコーダ８からの
バッファイネーブル信号がないと同時にレジスタ３４が
セットされているときに　プロセッサ３２ヘバス使用許
可信号を出力すると同時に　第２のバッファ７ヘバッフ
ァイネーブル信号を出力すも　第２のバッファ７はロー
カルバス２とプロセッサ３２とを接続しプロセッサ３２
はローカルバス２へのアクセスを開始すムホストプロセ
ッサ３１がプロセッサ３２に対してアクセスしようとす
るとき、バス調停部３３にバス要求信号を出力してバス
調停部３３からのホストプロセッザ３１に対するバス使
用許可信号を受け取ってからアドレスを出力し　デコー
ダ８はそのアドレスをもとに　プロセッサ２のアクセス
がプロセッサ３２へのアクセスかどうかを判断して、プ
ロセッサ３２へのアクセスであればゲート９とバス調停
部３３にバッファイネーブル信号を出力すも　ゲート９
は第１のバッファ６に対して出力信号を発生してホスト
プロセッサ３１とプロセッサ３２とを接続すａ以上のよ
うに本実施例によれ（濫　ホストプロセッサからセット
、リセット可能なレジスタを設けることにより、ホスト
プロセッサからのプロセッサへのアクセスがない場淑　
プロセッサは六ストバスの状態とは無関係に高速にロー
カルバスヘアクセスすることができも 発明の効果 以上説一明したように　第１、第２の発明によればホス
トバスがホストプロセッサによって使用されていたとし
てｋ　ホストプロセッサからのプロセッサへのアクセス
がない場念　プロセッサからのローカルバスへのアクセ
ス｛よ　ホストバスの状態とは無関係に高速にアクセス
することができ、その実用的効果は大き〜＼

【図面の簡単な説明】

第１図は請求項ｌ記載の発明の実施例のバス制御装置の
ブロックは　第２図は請求項２記載の発明の実施例のバ
ス制御装置のブロック＠　第３図は請求項３記載の発明
の実施例のバス制御装置のブロック匁　第４図は従来の
バス制Ｓ装置のブロック図であも １・・・・ホストバ７Ｓ　２・・・・ローカルバ７．．
３・・・・ホストプロセッサ、　４・・・・プロセッサ
、　５・・・・バス調停餓　６・・・・第１のバッファ
、　７・・・・第２のバッファ、　８・・・・デコーダ
、　９・・・・ゲート、２１・・・・プロセッサ、２２
・・・・バス調停Ｋ　　３１・・・・ホストプロセッサ
、３２・・・・プロセッサ、３３・・・・バス調停臥３
４・・・・レジス久　４１・・・・バスｍ停Ｋ　　４２
・・・・第２のデコーダ、４３・・・・ゲート。

Claims (3)

【特許請求の範囲】
1. （１）複数のバス要求信号を発生するプロセッサとホス
   トプロセッサからのバス要求信号と前記プロセッサから
   の複数のバス要求信号をもとにバス使用許可信号とバッ
   ファイネーブル信号とを出力するバス調停部と、ホスト
   バスと前記プロセッサとを接続する第１のバッファと、
   ローカルバスと前記プロセッサとを接続する第２のバッ
   ファと、前記バス調停部から出力されたホストプロセッ
   サに対する前記バス使用許可信号とホストプロセッサか
   らのアドレスをもとにホストプロセッサのバッファイネ
   ーブル信号を出力するデコーダとを備えたことを特徴と
   するバス制御装置
2. （２）１本のバス要求信号と状態信号とを発生するプロ
   セッサと、ホストプロセッサからの要求信号と前記プロ
   セッサからのバス要求信号と状態信号とをともにバス使
   用許可信号とバッファイネーブル信号とを出力するバス
   調停部と、ホストバスと前記プロセッサとを接続する第
   １のバッファと、ローカルバスと前記プロセッサとを接
   続する第２のバッファと、前記バス調停部から出力され
   たホストプロセッサに対する前記バス使用許可信号とホ
   ストプロセッサからのアドレスをもとにホストプロセッ
   サのバッファイネーブル信号を出力するデコーダとを備
   えたことを特徴とするバス制御装置
3. （３）バス要求信号を出力するプロセッサと、ホストプ
   ロセッサからセット、リセット可能なレジスタと、ホス
   トプロセッサからのバス要求信号と前記プロセッサから
   のバス要求信号と前記レジスタからの出力信号をもとに
   バス使用許可信号と、バッファイネーブル信号とを出力
   するバス調停部と、ホストバスと前記プロセッサとを接
   続する第１のバッファと、ローカルバスと前記プロセッ
   サとを接続する第２のバッファと、前記バス調停部から
   出力されたホストプロセッサに対する前記バス使用許可
   信号とホストプロセッサからのアドレスをもとにホスト
   プロセッサのバッファイネーブル信号を出力するデコー
   ダとを備えたことを特徴とするバス制御装置