JPH04147645A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04147645A JPH04147645A JP27201490A JP27201490A JPH04147645A JP H04147645 A JPH04147645 A JP H04147645A JP 27201490 A JP27201490 A JP 27201490A JP 27201490 A JP27201490 A JP 27201490A JP H04147645 A JPH04147645 A JP H04147645A
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- wiring
- wiring layer
- layer
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- cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置、特にスタンダードセル方
式の半導体集積回路装置に関する。
式の半導体集積回路装置に関する。
多種多用な半導体集積回路装置を効率良く製造するため
に、スタンダードセル方式が用いられている。このよう
なスタンダードセル方式の半導体集積回路装置では、単
位論理ユニットを構成するセルを複数並べ、これらのセ
ル間で必要な配線を行い、所望の論理機能をもった装置
を構成することになる。通常は、配線のために第１階層
と第２階層との２階層の配線層をアルミニウムなどで形
成し、セル内の配線およびセル間の配線が行われる。
に、スタンダードセル方式が用いられている。このよう
なスタンダードセル方式の半導体集積回路装置では、単
位論理ユニットを構成するセルを複数並べ、これらのセ
ル間で必要な配線を行い、所望の論理機能をもった装置
を構成することになる。通常は、配線のために第１階層
と第２階層との２階層の配線層をアルミニウムなどで形
成し、セル内の配線およびセル間の配線が行われる。
上述した従来のスタンダードセル方式の半導体集積回路
装置では、セル間の配線をセル外の配線領域で行ってい
る。ところが、セル外に配線領域を設けると、その分だ
け余分な領域面積を確保しなければならず、集積度を向
上させる上で障害となる。
装置では、セル間の配線をセル外の配線領域で行ってい
る。ところが、セル外に配線領域を設けると、その分だ
け余分な領域面積を確保しなければならず、集積度を向
上させる上で障害となる。
そこで本発明は、セル間の配線をセル上で行うことので
きる半導体集積回路装置を提供することを目的とする。
きる半導体集積回路装置を提供することを目的とする。
本発明は、複数のセルを横一列に配置し、このセル列の
上下に、このセル列の列方向に伸びた電源配線層を配置
し、配線のために第１階層と第２階層との２階層の配線
層を形成した構成をもつスタンダードセル方式の半導体
集積回路装置において、 各セルを上下に横切るように伸びる第１の配線層と、各
セルを左右に横切るように伸びる第２の配線層と、を設
け、第１の配線層を第１階層の配線層によって形成し、
第２の配線層および電源配線層を第２階層の配線層によ
フて形成し、第１の配線層によってセル内の配線を行い
、第２の配線層によってセル間の配線を行うようにした
ものである。
上下に、このセル列の列方向に伸びた電源配線層を配置
し、配線のために第１階層と第２階層との２階層の配線
層を形成した構成をもつスタンダードセル方式の半導体
集積回路装置において、 各セルを上下に横切るように伸びる第１の配線層と、各
セルを左右に横切るように伸びる第２の配線層と、を設
け、第１の配線層を第１階層の配線層によって形成し、
第２の配線層および電源配線層を第２階層の配線層によ
フて形成し、第１の配線層によってセル内の配線を行い
、第２の配線層によってセル間の配線を行うようにした
ものである。
セル内の配線は従来装置と同様に、第１階層に形成され
た第１の配線層によ７て行われる。この第１の配線層は
、各セルを上下に横切るように伸びているため、セル内
の能動素子の所定部とコンタクトホールによって電気的
に接続可能となる。
た第１の配線層によ７て行われる。この第１の配線層は
、各セルを上下に横切るように伸びているため、セル内
の能動素子の所定部とコンタクトホールによって電気的
に接続可能となる。
また、電源配線層は第２階層の配線層によって形成され
ているため、第１の配線層と電源配線層とはコンタクト
ホールにより電気的に接続することができる。したがっ
て、セル内の能動素子に電源配線層からの電源供給が可
能である。一方、第２階層に形成された第２の配線層は
、第１階層に形成された第１の配線層とは直交する方向
に形成される。すなわち、この第２の配線層はセル上を
第１の配線層を跨ぐようにして伸びている。このため、
第２の配線層が第１の配線層と立体的に交差する部分に
コンタクトホールを形成すれば、両者を電気的に接続す
ることができる。したがって、従来、セル外の配線領域
で行っていたセル間の配線を、第２の配線層を利用して
セルの領域上で行うことができるようになる。
ているため、第１の配線層と電源配線層とはコンタクト
ホールにより電気的に接続することができる。したがっ
て、セル内の能動素子に電源配線層からの電源供給が可
能である。一方、第２階層に形成された第２の配線層は
、第１階層に形成された第１の配線層とは直交する方向
に形成される。すなわち、この第２の配線層はセル上を
第１の配線層を跨ぐようにして伸びている。このため、
第２の配線層が第１の配線層と立体的に交差する部分に
コンタクトホールを形成すれば、両者を電気的に接続す
ることができる。したがって、従来、セル外の配線領域
で行っていたセル間の配線を、第２の配線層を利用して
セルの領域上で行うことができるようになる。
以下、本発明を図示する実施例に基づいて説明する。第
１図（ａ）は、スタンダードセル方式の半導体集積回路
装置において、ＮＡＮＤ回路を実現するための基本論理
ユニットを構成する１つのセルを示す図である。破線で
示すセル領域１００内は、ＭＯＳトランジスタなどの能
動素子が形成されている。この図では、説明の便宜上、
ＮＡＮＤ回路１０５を記号で表している。また、実際に
は、図の横方向に多数のセルが配置されているが、ここ
では、１つのセル領域１００のみを示す。横方向に配置
されたセル列の上下には、それぞれ電源配線層１０およ
び２０が形成されている。このように電源配線層１０．
２０は、図の横方向に伸び、各セルに電源を供給する。
１図（ａ）は、スタンダードセル方式の半導体集積回路
装置において、ＮＡＮＤ回路を実現するための基本論理
ユニットを構成する１つのセルを示す図である。破線で
示すセル領域１００内は、ＭＯＳトランジスタなどの能
動素子が形成されている。この図では、説明の便宜上、
ＮＡＮＤ回路１０５を記号で表している。また、実際に
は、図の横方向に多数のセルが配置されているが、ここ
では、１つのセル領域１００のみを示す。横方向に配置
されたセル列の上下には、それぞれ電源配線層１０およ
び２０が形成されている。このように電源配線層１０．
２０は、図の横方向に伸び、各セルに電源を供給する。
そして、セル領域１００を上下に横切るように、配線層
３１，３２゜３３が形成されている。すなわち、端子点
ａ、 ｂを結ぶ位置に配線層３１が、端子点ｃ、
ｄを結ぶ位置に配線層３２が、端子点ｅ、 ｆを結ぶ
位置に配線層３３が、それぞれ形成されている。電源配
線層１０，２０、および配線層３１，３２．３３は、こ
の実施例ではいずれもアルミニウムの配線層からなる。
３１，３２゜３３が形成されている。すなわち、端子点
ａ、 ｂを結ぶ位置に配線層３１が、端子点ｃ、
ｄを結ぶ位置に配線層３２が、端子点ｅ、 ｆを結ぶ
位置に配線層３３が、それぞれ形成されている。電源配
線層１０，２０、および配線層３１，３２．３３は、こ
の実施例ではいずれもアルミニウムの配線層からなる。
しかも、−配線層３１，３２．３３は第１階層に、電源
配線層１０．２０は第２階層に、それぞれ形成されてい
るため、平面図においては互いに重なり合うことができ
る。実際のレイアウトパターンでは、端子点ａ −ｆは
、電源配線層１０．２０の下に潜り込んだ状態になって
いる。
配線層１０．２０は第２階層に、それぞれ形成されてい
るため、平面図においては互いに重なり合うことができ
る。実際のレイアウトパターンでは、端子点ａ −ｆは
、電源配線層１０．２０の下に潜り込んだ状態になって
いる。
図では、第２階層の配線層を太線で示した。
第１図（ｂ）は、同図（ａ）に示したセルに対して、配
線層４１，４２．４３を形成した状態を示す図である。
線層４１，４２．４３を形成した状態を示す図である。
この配線層４１，４２．４３は、配線層３１．３２．３
３に対して直交する方向、すなわち各セルを左右に横切
るように伸びており、電源配線層１０．２０と平行にな
る。この配線層４１゜４２．４３は第２階層に形成され
ている。したがって、配線層４１および４２は、第１階
層に形成された配線層３１．３２．３３を跨いだ形とな
り、接続点ｇおよびｈに形成されたコンタクトホールに
より、配線層４１と３１、配線層４２と３３、のそれぞ
れが電気的に接続されている。また、端子点ｄからは、
第１階層の配線層が図の下方に伸び、接続点ｉに形成さ
れたコンタクトホールにより、配線層４３と電気的に接
続されている。この接続により、配線層４３は配線層３
２に接続されることになる。配線層４１，４２．４３は
、図の左右に伸びており、図の左右方向に配置された別
なセルに対して電気的に接続することが可能である。別
言すれば、配線層３１，３２．３３が、セル領域１００
についてのセル内の配線に用いられているのに対し、配
線層４１，４２．４３は他のセルとの間でのセル間の配
線に用いられている。
３に対して直交する方向、すなわち各セルを左右に横切
るように伸びており、電源配線層１０．２０と平行にな
る。この配線層４１゜４２．４３は第２階層に形成され
ている。したがって、配線層４１および４２は、第１階
層に形成された配線層３１．３２．３３を跨いだ形とな
り、接続点ｇおよびｈに形成されたコンタクトホールに
より、配線層４１と３１、配線層４２と３３、のそれぞ
れが電気的に接続されている。また、端子点ｄからは、
第１階層の配線層が図の下方に伸び、接続点ｉに形成さ
れたコンタクトホールにより、配線層４３と電気的に接
続されている。この接続により、配線層４３は配線層３
２に接続されることになる。配線層４１，４２．４３は
、図の左右に伸びており、図の左右方向に配置された別
なセルに対して電気的に接続することが可能である。別
言すれば、配線層３１，３２．３３が、セル領域１００
についてのセル内の配線に用いられているのに対し、配
線層４１，４２．４３は他のセルとの間でのセル間の配
線に用いられている。
以上の構成で注目すべき点は、配線層４３はセル領域の
外部（配線領域）に形成されているが、配線層４１およ
び４２はセル領域上に形成されている点である。このよ
うに本発明によれば、セル間の配線を、セル領域の外部
の配線領域で行うこと（配線層４３）もできるし、セル
領域上で行うこと（配線層４１．４２）もできる。従来
装置では、セル間の配線はすべてセル領域の外部の配線
領域で行っていたため、前述のように集積化が困難にな
るという問題が生じていたが、本発明によれば、必要な
セル間の配線をすべてセル領域上で行うことも可能であ
り、より集積度を向上させることができる。
外部（配線領域）に形成されているが、配線層４１およ
び４２はセル領域上に形成されている点である。このよ
うに本発明によれば、セル間の配線を、セル領域の外部
の配線領域で行うこと（配線層４３）もできるし、セル
領域上で行うこと（配線層４１．４２）もできる。従来
装置では、セル間の配線はすべてセル領域の外部の配線
領域で行っていたため、前述のように集積化が困難にな
るという問題が生じていたが、本発明によれば、必要な
セル間の配線をすべてセル領域上で行うことも可能であ
り、より集積度を向上させることができる。
以上、本発明の基本思想を１つの実施例について説明し
たが、続いて、この実施例を具体的なレイアウトパター
ンに基づいて更に詳しく説明する。
たが、続いて、この実施例を具体的なレイアウトパター
ンに基づいて更に詳しく説明する。
第２図は、第１図（ａ）に示す回路構成に対応する具体
的なレイアウトパターンを示す図である。なお、第１図
（ａ）と同一の構成要素については、同一の符号を付し
て示しである。この装置には、前述のように、第１階層
と第２階層との２階層の配線層が用いられており、いず
れもアルミニウムの配線層からなる。第２図では、第１
階層の配線層にドツトによるハツチングを施して示し、
第２階層の配線層に右下がりの斜線によるハツチングを
施して示しである。また、ポリシリコンのゲート層には
、左下がりの斜線によるハツチングを施した。電源配線
層１０．２０は、いずれも第２階層の配線層であり、図
の上下に横方向に伸びるように形成されている。セル内
の配線を行うための配線層３１，３２．３３は、上方の
電源配線層１゜と下方の電源配線層２０との間で縦に伸
びるように形成されている。この配線層３１，３２．３
３は、第１階層の配線層であり、上下の端子点ａ〜ｆが
電源配線層１０．２０の下に潜り込むように構成されて
いる。セル内には、不純物拡散領域５０および６０が設
けられており、ここにＭＯＳトランジスタが形成されて
いる。セル内の配線を行うために、更に、第１階層の配
線層８１．８２゜８３が設けられている。配線層８１お
よび８２の上端はコンタクトホール１１および１２によ
って電源配線層１０に接続されており、下端はコンタク
トホール５１および５２によって不純物拡散領域５０に
接続されている。また、配線層８３の下端はコンタクト
ホール２１によって電源配線層２０に接続されており、
上端はコンタクトホール６１によって不純物拡散領域６
０に接続されている。こうして、不純物拡散領域５０お
よび６０には、所定の電源が供給される。ポリシリコン
のゲート電極７０および７５は、いずれも図の縦方向に
、不純物拡散領域５０および６ｏにががるように伸びて
いる。そして、ゲート電極７ｏはコンタクトホール７１
を介して配線層３２に接続されており、ゲート電極７５
はコンタクトホール７６を介して配線層３１に接続され
ている。また、配線層３３は、コンタクトホール５３を
介して不純物拡散領域５０に、コンタクトホール６２を
介して不純物拡散領域６０に、それぞれ接続されている
。
的なレイアウトパターンを示す図である。なお、第１図
（ａ）と同一の構成要素については、同一の符号を付し
て示しである。この装置には、前述のように、第１階層
と第２階層との２階層の配線層が用いられており、いず
れもアルミニウムの配線層からなる。第２図では、第１
階層の配線層にドツトによるハツチングを施して示し、
第２階層の配線層に右下がりの斜線によるハツチングを
施して示しである。また、ポリシリコンのゲート層には
、左下がりの斜線によるハツチングを施した。電源配線
層１０．２０は、いずれも第２階層の配線層であり、図
の上下に横方向に伸びるように形成されている。セル内
の配線を行うための配線層３１，３２．３３は、上方の
電源配線層１゜と下方の電源配線層２０との間で縦に伸
びるように形成されている。この配線層３１，３２．３
３は、第１階層の配線層であり、上下の端子点ａ〜ｆが
電源配線層１０．２０の下に潜り込むように構成されて
いる。セル内には、不純物拡散領域５０および６０が設
けられており、ここにＭＯＳトランジスタが形成されて
いる。セル内の配線を行うために、更に、第１階層の配
線層８１．８２゜８３が設けられている。配線層８１お
よび８２の上端はコンタクトホール１１および１２によ
って電源配線層１０に接続されており、下端はコンタク
トホール５１および５２によって不純物拡散領域５０に
接続されている。また、配線層８３の下端はコンタクト
ホール２１によって電源配線層２０に接続されており、
上端はコンタクトホール６１によって不純物拡散領域６
０に接続されている。こうして、不純物拡散領域５０お
よび６０には、所定の電源が供給される。ポリシリコン
のゲート電極７０および７５は、いずれも図の縦方向に
、不純物拡散領域５０および６ｏにががるように伸びて
いる。そして、ゲート電極７ｏはコンタクトホール７１
を介して配線層３２に接続されており、ゲート電極７５
はコンタクトホール７６を介して配線層３１に接続され
ている。また、配線層３３は、コンタクトホール５３を
介して不純物拡散領域５０に、コンタクトホール６２を
介して不純物拡散領域６０に、それぞれ接続されている
。
このようにして、配線層３１および３２を２つの入力端
子、配線層３３を１つの出力端子、とするＮＡＮＤ回路
が構成される。
子、配線層３３を１つの出力端子、とするＮＡＮＤ回路
が構成される。
前述のように、第２図は、第１図（ａ）に示す構成に対
応する具体的なレイアウトパターンである。
応する具体的なレイアウトパターンである。
実際には、このような単一の論理ユニットを構成するセ
ルを複数接続して、複雑な論理動作を行う半導体集積回
路装置が組み立てられる。したがって、第１図（ｂ）に
示したように、セル間の配線を行うための配線層４１，
４２．４３が更に形成されることになる。この第１図（
ｂ）に示す構成に対応する具体的なレイアウトパターン
を第３図に示す。ここでは、図が繁雑になるのを避ける
ため、第２階層の配線層にだけハツチングを施した。第
３図では、第２図に示す構成に、更に、第２階層の配線
層４１，４２．４３が付加されている。また、端子点ｄ
から図の下方に伸びるように、第１階層の配線層９０も
付加されている。配線層４１はコンタクトホール４６を
介して配線層３１に接続され、配線層４２はコンタクト
ホール４７を介して配線層３３に接続されている。また
、配線層４３はコンタクトホール４８を介して配線層９
０に接続されており、この配線層９０は端子点ｄを介し
て配線層３２に接続されている。結局、このＮＡＮＤ回
路は、配線層４１および４３を２つの入力端子、配線層
４２を１つの出力端子、として動作することか可能であ
る。配線層４１．４２゜４３は、図の左右に伸びてゆき
、他の所定のセルの所定のセル内配線層に対して接続さ
れる。
ルを複数接続して、複雑な論理動作を行う半導体集積回
路装置が組み立てられる。したがって、第１図（ｂ）に
示したように、セル間の配線を行うための配線層４１，
４２．４３が更に形成されることになる。この第１図（
ｂ）に示す構成に対応する具体的なレイアウトパターン
を第３図に示す。ここでは、図が繁雑になるのを避ける
ため、第２階層の配線層にだけハツチングを施した。第
３図では、第２図に示す構成に、更に、第２階層の配線
層４１，４２．４３が付加されている。また、端子点ｄ
から図の下方に伸びるように、第１階層の配線層９０も
付加されている。配線層４１はコンタクトホール４６を
介して配線層３１に接続され、配線層４２はコンタクト
ホール４７を介して配線層３３に接続されている。また
、配線層４３はコンタクトホール４８を介して配線層９
０に接続されており、この配線層９０は端子点ｄを介し
て配線層３２に接続されている。結局、このＮＡＮＤ回
路は、配線層４１および４３を２つの入力端子、配線層
４２を１つの出力端子、として動作することか可能であ
る。配線層４１．４２゜４３は、図の左右に伸びてゆき
、他の所定のセルの所定のセル内配線層に対して接続さ
れる。
最後に、具体的な論理回路を、本発明による装置で実現
した場合と、従来装置で実現した場合とで比較し、本発
明のメリットを具体的に示しておく。いま、第４図に示
すような論理回路を実現する場合を考える。この論理回
路は、４つのＡＮＤ回路１１５，１２５，１４５，１７
５と、２つのインバータ回路１５５．１６５と、１つの
ＮＯＲ回路１３５と、によって構成され、論理人力Ａ。
した場合と、従来装置で実現した場合とで比較し、本発
明のメリットを具体的に示しておく。いま、第４図に示
すような論理回路を実現する場合を考える。この論理回
路は、４つのＡＮＤ回路１１５，１２５，１４５，１７
５と、２つのインバータ回路１５５．１６５と、１つの
ＮＯＲ回路１３５と、によって構成され、論理人力Ａ。
Ｂ、Ｃ，Ｓｌ、Ｓ２に基づいて、所定の論理出力０を出
力する機能を有する。この論理回路を本発明による装置
で実現した場合の構成を第５図に、従来装置で実現した
場合の構成を第６図に示す。
力する機能を有する。この論理回路を本発明による装置
で実現した場合の構成を第５図に、従来装置で実現した
場合の構成を第６図に示す。
いずれも、各論理回路１１５，１２５，１３５゜１４５
．１５５，１６５，１７５を、セル領域１１０．１２０
，１３０，１４０，１５０，１６０．１７０に形成して
いる。図の破線は、各セル領域の境界を示し、実線は第
１１１１！′層からなるセル内の配線層、太線は第２階
層からなるセル間の配線層を示す。第６図に示す従来装
置では、セル間の配線をすべてセル領域外に設けられた
配線領域において行う必要があるため、配線領域の面積
がかなり必要になる。これに対し、第５図に示す本発明
の装置では、セル間の配線の多くが、セル領域上で行わ
れており、セル領域外に形成すべき配線領域の面積を縮
小することができる。すなわち、本発明によれば、従来
装置に比べてより集積化を図ることが可能になる。
．１５５，１６５，１７５を、セル領域１１０．１２０
，１３０，１４０，１５０，１６０．１７０に形成して
いる。図の破線は、各セル領域の境界を示し、実線は第
１１１１！′層からなるセル内の配線層、太線は第２階
層からなるセル間の配線層を示す。第６図に示す従来装
置では、セル間の配線をすべてセル領域外に設けられた
配線領域において行う必要があるため、配線領域の面積
がかなり必要になる。これに対し、第５図に示す本発明
の装置では、セル間の配線の多くが、セル領域上で行わ
れており、セル領域外に形成すべき配線領域の面積を縮
小することができる。すなわち、本発明によれば、従来
装置に比べてより集積化を図ることが可能になる。
以上、本発明を図示する実施例に基づいて説明したが、
本発明はここに示した実施例の構成に限定されるもので
はなく、スタンダードセル方式の半導体集積回路装置に
広く適用することのできるものである。
本発明はここに示した実施例の構成に限定されるもので
はなく、スタンダードセル方式の半導体集積回路装置に
広く適用することのできるものである。
以上のとおり本発明による半導体集積回路装置によれば
、第１階層に形成されたセル内配線層に交差するように
、第２階層にセル間配線層を形成するようにしたため、
セル間の配線をセルの領域上で行うことができるように
なり、より集積化を図ることができるようになる。
、第１階層に形成されたセル内配線層に交差するように
、第２階層にセル間配線層を形成するようにしたため、
セル間の配線をセルの領域上で行うことができるように
なり、より集積化を図ることができるようになる。
第１図（ａ）は本発明に係る半導体集積回路装置におい
て、ＮＡＮＤ回路を実現するための基本論理ユニットを
構成する１つのセルを示す図、第１図（ｂ）は同図（ａ
）に示したセルに対してセル間配線層を形成した状態を
示す図、第２図は第１図（ａ）に示す構成に対応する具
体的なレイアウトパターンを示す図、第３図は第１図（
ｂ）に示す構成す図である。 １０・・・電源配線層、１１．１２・・・コンタクトホ
ール、２０・・・電源配線層、２１・・・コンタクトホ
ール、３１，３２．３３・・・第１の配線層（セル内配
線層） 、４１，４２．４３・・・第２の配線層（セル
間配線層） 、４６，４７．４８・・・コンタクトホー
ル、５０・・・不純物拡散領域、５１．５２．５３・・
・コンタクトホール、６０・・・不純物拡散領域、６１
゜６２・・・コンタクトホール、７０・・・ゲート電極
層、７１・・・コンタクトホール、７５・・・ゲート電
極層、７６・・・コンタクトホール、８１，８２，８３
゜９０・・・第１の配線層（セル内配線層）、１００゜
１１０．１２０，１３０，１４０，１５０，１６０．１
７０・・・セル領域、１１５，１２５，１３５゜１４５
．１５５，１６５，１７５・・・論理回路、ａ −ｆ・
・・端子点、ｇ −ｉ・・・接続点。 特許出願人 大日本印刷株式会社 出願人代理人 弁理士 志 村 浩第１図 第２図 第４図
て、ＮＡＮＤ回路を実現するための基本論理ユニットを
構成する１つのセルを示す図、第１図（ｂ）は同図（ａ
）に示したセルに対してセル間配線層を形成した状態を
示す図、第２図は第１図（ａ）に示す構成に対応する具
体的なレイアウトパターンを示す図、第３図は第１図（
ｂ）に示す構成す図である。 １０・・・電源配線層、１１．１２・・・コンタクトホ
ール、２０・・・電源配線層、２１・・・コンタクトホ
ール、３１，３２．３３・・・第１の配線層（セル内配
線層） 、４１，４２．４３・・・第２の配線層（セル
間配線層） 、４６，４７．４８・・・コンタクトホー
ル、５０・・・不純物拡散領域、５１．５２．５３・・
・コンタクトホール、６０・・・不純物拡散領域、６１
゜６２・・・コンタクトホール、７０・・・ゲート電極
層、７１・・・コンタクトホール、７５・・・ゲート電
極層、７６・・・コンタクトホール、８１，８２，８３
゜９０・・・第１の配線層（セル内配線層）、１００゜
１１０．１２０，１３０，１４０，１５０，１６０．１
７０・・・セル領域、１１５，１２５，１３５゜１４５
．１５５，１６５，１７５・・・論理回路、ａ −ｆ・
・・端子点、ｇ −ｉ・・・接続点。 特許出願人 大日本印刷株式会社 出願人代理人 弁理士 志 村 浩第１図 第２図 第４図
Claims (1)
- 【特許請求の範囲】 複数のセルを横一列に配置し、このセル列の上下に、
このセル列の列方向に伸びた電源配線層を配置し、配線
のために第１階層と第２階層との２階層の配線層を形成
した構成をもつスタンダードセル方式の半導体集積回路
装置において、 各セルを上下に横切るように伸びる第１の配線層と、各
セルを左右に横切るように伸びる第２の配線層と、を設
け、前記第１の配線層を前記第１階層の配線層によって
形成し、前記第２の配線層および前記電源配線層を前記
第２階層の配線層によって形成し、前記第１の配線層に
よってセル内の配線を行い、前記第２の配線層によって
セル間の配線を行うようにしたことを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27201490A JPH04147645A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27201490A JPH04147645A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147645A true JPH04147645A (ja) | 1992-05-21 |
Family
ID=17507931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27201490A Pending JPH04147645A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015110918A1 (de) | 2014-07-10 | 2016-01-14 | Advics Co., Ltd. | Bremsfluidsteuerungsapparat |
-
1990
- 1990-10-09 JP JP27201490A patent/JPH04147645A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015110918A1 (de) | 2014-07-10 | 2016-01-14 | Advics Co., Ltd. | Bremsfluidsteuerungsapparat |
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