JPH03293761A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造方法に関し、特に
、バイポーラトランジスタとＭＩＳＦＥＴとを有する半
導体集積回路装置の製造方法に適用して有効な技術に関
するものである。

〔従来の技術〕

バイポーラトランジスタと相補型ＭＩＳＦＥＴ（以下、
ＣＭＯＳという）とを同一の半導体基板上に集積して成
るバイポーラＣＭＯＳデバイス（以下、Ｂｉ−ＣＭＯＳ
という）が使用されている。Ｂｉ−ＣＭＯＳについては
、例えば、日経マグロウヒル社発行、「日経エレクトロ
ニクスＪ．１９８６年３月１０日号、第１９９頁乃至第
２１７頁に記載されている。

前記文献に記載されているＢｉ−ＣＭＯＳは、Ｐ型半導
体基板上に、ｎｐｎ型バイポーラトランジスタ、ｐチャ
ネルＭＯＳ及びｎチャネルＭＯＳの夫々を形成し、スタ
ティック・ランダム・アクセス９メモリ（Ｓｔａｔｉｃ
　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：以下Ｓ
ＲＡＭという）を構成している。Ｂｉ−ＣＭＯＳでＳＲ
ＡＭを構成することにより、高速かつ低消費電力のＳＲ
ＡＭを構成することができる。

また、ｎｐｎ型バイポーラトランジスタ及びＬＤ　Ｄ　
（Ｌ　ｉｇｈｔｌｙ　Ｄ　ｏｐｅｄ　Ｄ　ｒａｉｎ）構
造のＭＯＳを有するＢｉ−ＣＭＯＳについては、例えば
、特開昭６１−１２５１６５号公報に開示されている。

この公報に開示されているＢｉ−ＣＭＯＳにおいては、
前記ｎｐｎ型バイボーラトランジスタのベース領域、及
びＬＤＤ構造のｐチャネルＭＯＳの低濃度のソース領域
とドレイン領域の夫々を、同一のイオン打ち込み工程で
形成し、使用する製造マスクの枚数を低減している。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。

Ｂｉ−ＣＭＯＳの製造方法において，バイポーラトラン
ジスタを形成する工程と、ＣＭＯＳを形成する工程とを
共通化することは、プロセスコストの低減という観点か
ら重要である。例えば、前記公報に開示されているＢｉ
−ＣＭＯＳの製造方法においては、バイポーラトランジ
スタのベース領域、ＬＤＤ構造のＭ　Ｏ　Ｓの低濃度の
ソース領域、ドレイン領域の夫々を同一のイオン打ち込
み工程で形成することにより、製造マスクの枚数を低減
すると共に製造工程数を低減している。

一方、バイポーラトランジスタの高速化を図るためには
、ベース領域の抵抗を低減することが必要である。すな
わち、ベース領域の不純物濃度を高くする必要がある。

しかし、前記公報に開示されている製造方法においては
、前記ベース領域と、前記低濃度のソース領域、ドレイ
ン領域の夫々を同一のイオン打ち込み工程で形成してい
るため、バイポーラトランジスタの高速化を図るために
ベース領域の不純物濃度を高めた場合、これに対応して
前記ＭＯ５の低濃度のソース領域、ドレイン領域の不純
物濃度が高くなるので、ＭＯＳの絶縁耐圧が低下する。

この結果、Ｂｉ−ＣＭＯ８の電気的信頼性が低下する。

また、逆に、前記ＭＯ８の絶縁耐圧が確保できるように
、前記低濃度のソース領域、ドレイン領域の不純物濃度
を最適化した場合、前記ベース領域の不純物濃度はこれ
に対応して低くなるので、このベース領域の抵抗が大き
くなる。この結果、バイポーラトランジスタの動作速度
が低下する。

このように、Ｂｉ−ＣＭＯ８の製造方法においては、バ
イポーラトランジスタを形成する工程と、ＣＭＯ８を形
成する工程とを共通化すれば、プロセスコストを低減す
ることはできるが、Ｂｉ−ＣＭＯ８の高速化及び電気的
信頼性については必ずしも有利ではない。

本発明の目的は、バイポーラトランジスタとＭＩＳＦＥ
Ｔとを有する半導体集積回路装置の製造方法において、
高速化及び電気的信頼性の向上を図ると共に、プロセス
コストの低減を図ることが可能な技術を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）バイポーラトランジスタ、及び該バイポーラトラ
ンジスタのベース領域と同一導電型の低濃度と高濃度の
ソース領域及びドレイン領域を備えたＭＩ　５ＦＥＴの
夫々を有する半導体集積回路装置の製造方法において、
前記ＭＩＳＦＥＴのゲート電極を形成する工程と、該ゲ
ート電極に対して自己整合的に前記低−度のソース領域
及びドレイン領域を形成する工程と、前記ゲート電極の
側壁にサイドウオールスペーサを形成する工程と、前記
低濃度のソース領域及びドレイン領域よりも不純物濃度
が高い前記バイポーラトランジスタのベース領域を形成
すると共に、該ベース領域と同一不純物濃度の半導体領
域を前記サイドウオールスペーサに対して自己整合的に
形成する工程と、前記高濃度のソース領域及びドレイン
領域を前記サイドウオールスペーサに対して自己整合的
に形成する工程とを備える。

（２）前記ベース領域、並びに前記高濃度のソース領域
及びドレイン領域を、イオン打ち込み法で形成する。

（３）前記ベース領域を、前記高濃度のソース領域及び
ドレイン領域よりも低エネルギのイオン打ち込み法で形
成する。

（４）前記ベース領域を、フォトレジスト膜を使用しな
い不純物の導入で形成する。

（５）バイポーラトランジスタ、及び該バイポーラトラ
ンジスタのベース領域と同一導電型の低濃度と高濃度の
ソース領域及びドレイン領域を備えたＭＩＳＦＥＴの夫
々を有する半導体集積回路装置の製造方法において、前
記ＭＩＳＦＥＴのゲート電極を形成する工程と、該ゲー
ト電極の側壁にサイドウオールスペーサを形成する工程
と、マスクを使用しない不純物の導入により、前記バイ
ポーラトランジスタのベース領域を形成すると共に、前
記サイドウオールスペーサの下に前記低濃度のソース領
域及びドレイン領域を形成する工程と、前記高濃度のソ
ース領域及びドレイン領域を前記サイドウオールスペー
サに対して自己整合的に形成する工程とを備える。

（６）前記サイドウオールスペーサの下部に形成された
低濃度のソース領域及びドレイン領域の不純物濃度は、
前記ベース領域の不純物濃度よりも低い。

〔作　　用〕

前述した手段（１）乃至（６）によれば、バイポーラト
ランジスタのベース領域、ＭＩＳＦＥＴの低濃度のソー
ス領域、ドレイン領域の夫々を、異なる不純物の導入工
程で形成しているので、前記ベース領域、低濃度のソー
ス領域、ドレイン領域の夫々の接合深さ及び不純物濃度
を最適化することができる。これにより、Ｂｉ−ＣＭＯ
Ｓの高速化を図ると共に電気的信頼性の向上を図ること
ができる。

また、前記ベース領域は、前記サイドウオールスペーサ
を形成した後に形成しでいるので、このサイドウオール
スペーサを形成する際に生じる半導体基板の主面（ベー
ス領域の形成領域の半導体基板の主面）のエツチングは
問題とならない。すなわち、もし、ベース領域形成がサ
イドウオールスペーサ形成よりも先行した場合、サイド
ウオールスペーサ形成時にそのベース領域表面がエツチ
ングされ、ベース幅の高精度な制御が不可能となる。こ
れに対して、前述した手段によれば、このような問題点
は必然的に解決され、前記ベース幅の高精度制御が可能
になる。従って、バイポーラトランジスタのより一層の
高速化及び電気的信頼性の向上を図ることができる。

更に、前記ベース領域よりも不純物濃度が低い低濃度の
ソース領域及びドレイン領域は、前記サイドウオールス
ペーサでマスクされている（覆われている）ので、ベー
ス領域を形成するための不純物導入工程にあたって、新
たな不純物導入用マスク（具体的にはフォトレジスト膜
）の形成を省略することができる。すなわち、ベース領
域形成は、ベース不純物導入用マスクを使用することな
く達成できる。従って、Ｂ１−ＣＭＯＳのプロセスコス
トの低減が可能である。なお、必要に応じてベース領域
形成のための不純物導入用マスクを用いても良い。この
場合、高精度のマスクパターンの加工は必要はない。

Ｃ発明の実施例〕 本発明の詳細な説明に先だって、まず、本発明を適用す
る好的な対象物として、高速性、低消費電力性を合わせ
持つＢｉ−ＣＭＯＳ−５ＲＡＭの概要を説明する。

Ｂｉ−ＣＭＯＳ−５ＲＡＭの構成は、例えば、０ｑｉｕ
ｅ　ａｔ　ａｌ（米国特許番号４，７１３，７９６：Ｄ
ａｔｅｏｆ　ｐａｔｅｎｔ；Ｄｅｃｅｍｂｅｒ　１５，
１９８７）に記載されているように、アドレス回路、タ
イミング回路等の周辺回路がＢ１−ＣＭＯＳ複合スイッ
チング回路で構成され、メモリセルが高抵抗負荷型フリ
ップフロップ型メモリセルで構成されている。

第２図（要部回路図）は、本発明が適用されるＢｉ−Ｃ
ＭＯＳ−５ＲＡＭ（７）周辺回路部１１０　及びメモリ
セルアレイ部１２０の等価回路図である。

ぼ第２図は、前記周辺回路部１１０のワード線ドライバ
回路ＷＤＩ、ＷＤ２、ＷＤ３と、前記メモリセルアレイ
部１２０のメモリセル１２１（Ｍ　Ｃ１１）、１２１（
ＭＣＩ　２）の回路構成の一例を示している。

同第２図に示すように、前記ワード線トライバ回Ｍ（Ｗ
Ｄ２）は、バイポーラトランジスタＱ１、Ｑ２、ｐチャ
ネルＭＩＳＦＥＴＭＩ、ｎチャネルＭＩＳＦＥＴＭ２、
Ｍ３、ダイオードＤ１の夫々から構成されている。前記
バイポーラトランジスタＱ１、Ｑ２は、トーテムポール
接続されて、プッシュプル動作を行なう。なお、同第２
図中、Ｘｌ乃至Ｘ３は、内部アドレス信号を示す。

前記メモリセル１２１は、前記メモリセルアレイ部１２
０内において、行方向と列方向のマトリックス状に複数
配置されている。各メモリセル１２１は、複数のメモリ
セル１２１から所定のメモリセル１２１を選択するため
のワードＩ！Ｗ、データ線り、Ｄの夫々と接続されてい
る。前記第２図及び第３図（前記第２図に対応する平面
図）に示すように、複数のワード線Ｗ１、Ｗ２・・・と
複数のデータＩＩＡＤ１、Ｄｉ、Ｄ２、Ｄ２・・・とは
、互いに直交するように配置されている。なお、図示し
ていないが、前記相補データ線り、Ｄは、カラムスイッ
チを介してセンスアンプ及び出力回路に接続されている
。

前記メモリセル１２１は、主に、夫々の出力がクロスカ
ップルされた一対のｎチャネルＭＩＳＦＥＴＭＩＩ、Ｍ
　１２、これらのｎチャネルＭＩ　ＳＦＥＴＭＩＩ、Ｍ
１２の出力と動作電圧（Ｖｃｃ）との間に直列に接続さ
れたギガオーム単位またはそれ以上の高い抵抗値を有す
る負荷抵抗Ｒ１１，Ｒ１２、前記相補データｍＤ１．Ｄ
ｉと前記ｎチャネルＭＩＳＦＥＴＭＩＩ、Ｍ１２の出力
との間に接続されたトランスファスイッチとしてのｎチ
ャネルＭＩＳＦＥＴＭ１３、Ｍ１４の夫々から構成され
ている、すなわち、前記メモリセル１２１は、フリップ
フロップ型保持回路で構成されている。

前記第３図は、前記周辺回路部１１０とメモリセルアレ
イ部１２０との平面的なレイアト配置を部分的に示す平
面図である。同第３図に示すように、前記周辺回路部１
１０は、前記メモリセルアレイ部１２０の周囲に沿って
配置されている。なお、前記第２図及び第３図に示すワ
ード線ドライバ回路ＷＤ１乃至ＷＤ６は、インバータ回
路であり、その出力段トランジスタがバイポーラトラン
ジスタであることを、インバータの論理記号の出力を黒
く塗りつぶすことによって示す。

第４図（全体構成を示す平面図）は、本発明が適用され
るＢｉ−ＣＭＯ８−８ＲＡＭの平面図である。

同第４図ニ示すように、Ｂｉ−ＣＭＯ５−８ＲＡＭ１０
０は、単一の半導体基板２００上に形成されている。

この半導体基板２００の面積の大部分は、前記メモリセ
ルアレイ部１２０に、よって占められている。夫々のメ
モリセルアレイ部１２０は、複数のメモリマットとして
分割形成され、各分割されたメモリセルアレイ部１２０
の周囲には、前記周辺回路部１１０が配置されている。

更に、この周辺回路部１１０の外側には、外部インター
フェイスと入出力を行なうための端子パッド（ポンディ
ングパッド）１０１が複数配置されている。

前記周辺回路部１１０は、主に、ワード線デコーダ及び
ドライバ部１１１、データ線デコーダ及び選択スイッチ
部１１２、データ線プルアップ回路部１１３から構成さ
れている。また、図示していないが、前記端子パッド１
０１と前記周辺回路部１１０との間には、各端子パッド
１０１に対応した入出力回路（Ｉ１０回路）が配置され
ている。このように、ＳＲＡＭの周辺回路部１１０にＢ
ｉ−ＣＭＯ５構成の論理回路を用いることによって、Ｓ
ＲＡＭの高速化と低消費電力化を同時に達成することが
できる。

［実施例Ｉ］ 次に、本発明の実施例ＩのＢｉ−ＣＭＯＳ−５ＲＡＭの
周辺回路部１１０及びメモリセルアレイ部１２０の具体
的な構成を、第１図（要部断面図）を用いて説明する。

まず、前記周辺回路部１１０の構成を説明する。

第１図に示すように、前記周辺回路部１１０において、
ｐ−型半導体基板１上には、バイポーラトランジスタＱ
１、ＰチャネルＭＩＳＦＥＴＭＩ及びｎチャネルＭＩＳ
ＦＥＴＭ２の夫々が設けられている。

前記バイポーラトランジスタＱ１は、主に、ｎ。

型半導体領域からなるエミッタ領域４３、Ｐ型半導体領
域からなるベース領域２８Ａ及びｎ型半導体領域（ｎ型
ウェル領域）からなるコレクタ領域５Ａの夫々から構成
されている。つまり、このバイポーラトランジスタＱ１
は、いわゆる縦型構造のｎｐｎバイポーラトランジスタ
である。

更に、このバイポーラトランジスタＱ１は、コレクタ領
域として、コレクタ直列抵抗を低減するためのｎ°型半
導体領域からなるｎ°型埋込み層２Ａ、及びコレクタ電
流を表面から取り出すためのｎ°型半導体領域からなる
コレクタ引上げ領域１２を含んでいる。このコレクタ引
上げ領域１２には、絶縁膜２６、層間絶縁膜３５．４４
に設けられた接続孔を通して、コレクタ電極４５Ｃが接
続されている。このコレクタ電極４５Ｃには、眉間絶縁
膜４６に設けられた接続孔を通して、配線４７が接続さ
れている。

前記エミッタ領域４３の表面には、絶縁膜２６及び層間
絶縁膜３５に設けられた接続孔を通して、エミッタ引出
し用電極３９が接続されている。このエミッタ引出し用
電極３９は、例えば、多結晶珪素膜で構成されている。

また、このエミッタ引出し用電極３９には、眉間絶縁膜
４４に設けられた接続孔を通して、エミッタ電極４５Ｅ
が接続されている。

前記ベース領域２８Ａは、ベース電極４５Ｂとのオーミ
ック接続を良好するためのｐ゛型半導体領域からなるベ
ース引出し層（グラフトベース層）３４Ｂを含んでいる
。このベース引出し層３４Ｂには、Ｍｉ膜２６、層間絶
縁膜３５．４４に設けられた接続孔を通して、ベース電
極４５Ｂが接続されている。

なお、前記バイポーラトランジスタＱ１は、後で詳述す
るが、前記ｐ−型半導体基板１上に成長させた単結晶珪
素からなるｎ−型エピタキシャル層４中に、ｎ型不純物
、ｐ型不純物の夫々を選択的に導入することにより形成
されている。また、前記バイポーラトランジスタＱ″、
は、その周囲を、主に、フィールド絶縁膜８、ｐ型チャ
ネルストッパ領域７、ｐ型半導体領域（ｎ型ウェル領域
）６Ｂ、ｐ°型埋込み層３Ｂの夫々からなるアイソレー
ション領域によって囲まれ、他の能動素子（例えばｎチ
ャネルＭＩＳＦＥＴＭ２、ＰチャネルＭＩＳＦＥＴＭ１
等）と電気的に絶縁されている。

前記コレクタ電極４５Ｃ、エミッタ電極４５Ｅ、ベース
電極４５Ｂ及び配線４７の夫々は、例えば、アルミニウ
ム膜、または銅（Ｃｕ）、珪素（Ｓ　ｉ）等の不純物が
添加されたアルミニウム合金膜で構成されている。

前記ＰチャネルＭＩＳＦＥＴＭＩは、前記ｎ−型エピタ
キシャル層４中に形成されたｎ型半導体領域（ｎ型ウェ
ル領域）５Ｂの主面部に設けられている。このＰチャネ
ルＭＩＳＦＥＴＭＩは、主に、ｎ型不純物を含む多結晶
珪素膜１６Ａ及び高融点シリサイド金属膜１６Ｂの積層
膜からなるゲート電極１８Ａ、Ｐ’型半導体領域からな
る高濃度のソース領域とドレイン領域３４Ａ、ゲート絶
縁膜１３の夫々から構成されている。このｐチャネルＭ
ＩＳＦＥＴＭ１は、更に、前記高濃度のソース領域とド
レイン領域３４Ａよりも不純物濃度が低いｐ−型半導体
領域からなる低濃度のソース領域とドレイン領域２４を
含み、いわゆるＬＤＤ構造をなしている。更に、前記ｎ
型ウェル領域５Ｂと前記ｐ−型半導体基板１との間には
、前記ｎ型ウェル領域５Ｂの抵抗値を低減するためのｎ
゛型埋込み層２Ｂが設けられている。

前記ゲート電極１８Ａの上面は絶縁膜１７で被覆されて
いる。また、このゲート電極１８Ａの側壁には、例えば
酸化珪素膜からなるサイドウオールスペーサ２５が設け
られている。このサイドウオールスペーサ２５は５前記
ゲート電極１８Ａの側壁と、前記高濃度のソース領域と
ドレイン領域３４Ａとの間の離隔距離を確保するために
設けられている。更に、前記高濃度のソース領域、ドレ
イン領域３４Ａには、前記絶縁膜２６及び眉間絶縁膜３
５．４４に設けられた接続孔を通して、ソース電極４５
Ｓ、ドレイン電極４５Ｄの夫々が接続されている。これ
らのソース電極４５Ｓ及びドレイン電極４５Ｄは、前記
エミッタ電極４５Ｅ、ベース電極４５Ｂ、コレクタ電極
４５Ｃの夫々と同一の工程で形成される。

前記ｎチャネルＭＩＳＦＥＴＭ２は、前記ｎ−型エピタ
キシャル層４に形成されたｐ型半導体領域（ｎ型ウェル
領域）６Ａの主面部に設けられている。

このｎチャネルＭＩＳＦＥＴＭ２は、主に、前記ｐチャ
ネルＭＩＳＦＥＴＭＩと同様の多結晶珪素膜１６Ａ及び
高融点金属シリサイド膜１６Ｂの積層膜からなるゲート
電極１８Ｂ、ｎ’型半導体領域からなる高濃度のソース
領域とドレイン領域３１Ａ、ゲート絶縁膜１３の夫々か
ら構成されている。更に、このｎチャネルＭＩＳＦＥＴ
Ｍ２は、ｎ−型半導体領域からなる低濃度のソース領域
とドレイン領域２１Ａを含み、いわゆるＬＤＤ構造をな
している。また、前記ｎ型ウェル領域６Ａと前記ｐ−型
半導体基板１との間には、前記ｎ型ウェル領域６Ａの抵
抗値を低減するためのｐ゛型埋込層３Ａが設けられてい
る。前記ソース領域とドレイン領域３１Ａには、前記Ｐ
チャネルＭＩＳＦＥＴＭＩと同様に、ソース電極４５Ｓ
、ドレイン電極４５Ｄの夫々が接続されている。

前記ｐチャネルＭＩＳＦＥＴＭＩ及びｎチャネルＭＩＳ
ＦＥＴＭ２の夫々は、ダブルウェル構造（ｎ型ウェル領
域５Ｂ、ｎ型ウェル領域６Ａ）によるｐｎ接合、フィー
ルド絶縁膜８、チャネルストッパ領域７の夫々により、
互いに電気的に分離され、更に、前記ｐ゛型埋込み層３
Ａ及びｎ゛型埋込み層２Ｂの採用により、ラッチアップ
現象を防止している。

このように、前記周辺回路部１１０は、Ｂ　ｘ　−ＣＭ
ＯＳで構成されている。また、同第１図では、前記第２
図に示すワード線トライバ回路（Ｂｉ−ＣＭＯ８複合ス
イッチング回路）ＷＤ２を構成するバイポーラトランジ
スタＱ１、ＰチャネルＭ　Ｉ　Ｓ　ＦＥＴＭＩ、及びｎ
チャネルＭＩＳＦＥＴＭ２のみを示したが、ワード線ド
ライバ回路ＷＤ１．ＷＤ３等も、同第１図に示す構造と
同様であることは言うまでもない。また、同第１図に示
すＢｉ−ＣＭＯ８構造を利用して、ＥＣＬ等のバイポー
ラ論理ゲート、ＣＭＯＳインバータ等の種々の回路を構
成することもできる。

次に、前記メモリセルアレイ部！２０の構成を説明する
。

前記メモリセルアレイ部１２０において、ｎ型半導体領
域（ｐ型ウェル領域）６Ａの主面部には、メモリセル（
ＭＣＩＩ）を構成するトランスファスイッチとしてのｎ
チャネルＭＩＳＦＥＴＭ１３、駆動ＭＯ８ＦＥＴとして
のｎチャネルＭＩＳＦＥＴＭ１２の夫々が設けられてい
る。

前記ｎチャネルＭＩＳＦＥＴＭ１３は、主に、前記ｎチ
ャネルＭＩＳＦＥＴＭ２と同様の多結晶珪素膜１６Ａ及
び高融点金属シリサイド膜１６Ｂからなるゲート電極１
８Ｃ，ｎ”型半導体領域からなる高濃度のソース領域と
ドレイン領域３１Ｂ、ゲート絶縁膜１３の夫々から構成
されている。更に、このｎチャネルＭＩＳＦＥＴＭ１３
は、ｎ゛型半導体領域からなる低濃度のソース領域とド
レイン領域２１Ｂを含み、いわゆるＬＤＤ構造をなして
いる。

前記ｎチャネルＭＩＳＦＥＴＭ１２は、前記ｎチャネル
ＭＩＳＦＥＴＭ１３と同様の多結晶珪素膜１６Ａ及び高
融点金属シリサイド膜１６Ｂからなるゲート電極１８Ｄ
、図示しないｎ゛型半導体領域からなる高濃度のソース
領域とドレイン領域、ゲート絶縁膜１３の夫々から構成
されている。更に、このｎチャネルＭＩＳＦＥＴＭＩ２
は、図示しないｎ型半導体領域からなる低濃度のソース
領域とドレイン領域を含み、いわゆるＬＤＤ構造をなし
ている。

前記ｎチャネルＭＩＳＦＥＴＭ１３のソース領域とドレ
イン領域３１Ｂの一方には、多結晶珪素膜からなる高抵
抗負荷素子（Ｒ１１）４０Ａが、前記絶縁膜２６及び層
間絶縁膜３５に設けられた接続孔を通して電気的に接続
されている。この接続は、前記高抵抗負荷素子４ＯＡを
構成する多結晶珪素膜の一端側と一体に形成された多結
晶珪素膜に、高濃度のｎ型不純物をドープすることによ
って形成された配線４０Ｂを介して行なわれる。また、
前記高抵抗負荷素子４０Ａの他端側には、前記配線４０
Ｂと同一工程で形成された配線４０Ｂが形成されている
。

この他端側の配線４０Ｂには、電源電圧（Ｖｃｃ）が接
続される。また、前記ソース領域とドレイン領域３１Ｂ
の一方には、前記ｎチャネルＭＩＳＦＥＴＭ１２のゲー
ト電極１８Ｄがゴ型半導体領域１５を介して電気的に接
続されている。このように、ｎチャネルＭＩ　ＳＦＥＴ
ＭＩ　３のソース領域、ドレイン領域３１Ｂ及びｎ°型
半導体領域１５は、前記メモリセル（ＭＣＩＩ）の一方
の蓄積ノードを構成している。

また、ｎチャネルＭＩＳＦＥＴＭ１３のソース領域、ド
レイン領域３１Ｂの他方には、第１層目の配線工程で形
成されたアルミニウム膜またはアルミニウム膜に銅（Ｃ
ｕ）、珪素（Ｓｉ）等の不純物が添加されたアルミニウ
ム合金膜からなる電極４５が、前記絶縁膜２６１層間絶
縁膜３５．４４に設けられた接続孔を通して接続されて
いる。また、前記層間絶縁膜４４上には、前記電極４５
と同一工程で形成されたワード線シャント用配線４５（
Ｗ　１　）、及び回路の動作電圧である接地電圧Ｖｓｓ
（例えばＯＶ）を供給する電源配線４５（Ｖｓｓ）が形
成されている。

前記高濃度のソース領域、ドレイン領域３１Ｂの一方に
接続された電極４５には、第２層目の配線形成工程で形
成されたアルニウム膜またはアルミニウム膜に銅（Ｃｕ
）、珪素（Ｓｉ）等の不純物が添加されたアルミニウム
合金膜からなる配線４７（データ＆！ＤＩ）が、眉間絶
縁膜４４に設けられた接続孔を通して接続されている。

なお、前記ワード線シャント用配線（Ｗｌ）を−層目配
線４５で形成し、前記データ＆１（ＤＩ）を第二層目配
線４７で形成した例を示したが、逆に、前記データ線（
Ｄｌ）を第１層目配線４５で形成し、前記ワード線シャ
ント用配線（Ｗｌ）を第２層目配線４７で形成しても良
い。

また、同第１図では、メモリセル（Ｍ　Ｃ１１）を構成
するｎチャネルＭＩ　ＳＦＥＴＭＩ　２及び高抵抗負荷
素子Ｒ１１のみを示したが、前記第２図に示すｎチャネ
ルＭＩＳＦＥＴＭ１３、Ｍ１４及び高抵抗負荷素子Ｒ１
２も、同第１図に示すものと同様の構成になっている。

また、メモリセルアレイ部１２０のｐ型ウェル領域６Ａ
の下部に設けたｐ゛型埋込み層３Ａは、例えば、α線に
よって前記ｐ−型半導体基板１中で発生した少数キャリ
ヤのポテンシャルバリヤとして作用する。つまり、この
ｐ°型埋込み層３Ａは、少数キャリヤがメモリセルの蓄
積ノードに達して情報を破壊する、いわゆるソフトエラ
ーを防止する機能を有する。

また、前記第２層目配線の形成工程により形成された配
線層４７の上層には、ファイナルパッシベーション膜で
ある＠縁膜４８が設けられている。

次に、前記第１図に示すＢｉ−ＣＭＯＳ−３ＲＡＭの製
造方法を、第５図乃至第１９図（製造工程毎に示す要部
断面図）を用いて説明する。

まず、単結晶珪素からなるＰ゛型半導体基板１を用意す
る。このｐ−型半導体基板１の抵抗値は、例えば、８乃
至１２［Ωａｎｌ程度である。

次に、バイポーラトランジスタＱ１及びｐチャネルＭＩ
ＳＦＥＴＭＩの形成領域において、前記ｐ−型半導体基
板１の主面部に、選択的にｎ型不純物を導入する。この
ｎ型不純物の導入では、例えば、不純物濃度が１０１５
［ａｔｏｍｓ／■２コ程度のアンチモン（ｓ　ｂ）を使
用する。

次に、ｎチャネルＭＩＳＦＥＴＭ２、Ｍ１３、及びＭ１
２の形成領域並びに素子間分離領域において、前記Ｐ゛
型半導体基板１の主面部に、選択的にｎ型不純物を導入
する。このＰ型不純物の導入では、例えば、不純物濃度
が１０”　［ａｔｏｍｓ／ｃｍ２コ程度のホウ素（Ｂ）
を使用する。

次に、熱処理を施し、前記導入したｎ型不純物及びｎ型
不純物の夫々を、前記ｐ−型半導体基板１中に拡散させ
、ｎ°型埋込み層２Ａ、２Ｂ、及びｐ・型埋込み層３Ａ
、３Ｂの夫々を形成する。

次に、前記ｐ−型半導体基板１の主面上に、ｎ−型エピ
タキシャル層４を成長させる。このｎ−型エピタキシャ
ル層４は、単結晶珪素で構成されている。

このｎ°型エピタキシャル層４の抵抗値は、例えば、３
［Ω■］程度である。このｎ−型エピタキシャル層４は
、例えば、１．２［μｍ］程度の膜厚で形成する。

このｎ−型エピタキシャル層４を成長させることにより
、前記ｎ゛型埋込み層２Ａ、２Ｂ中のｎ型不純物、及び
前記ｐ゛型埋込み層３Ａ、３Ｂ中のｎ型不純物の夫々が
、前記ｎ−型エピタキソヤル層４の下部に拡散するので
、前記ｎ−型エピタキシャル層４と、前記ｐ−型半導体
基板１との界面は、第５図の一点鎖線Ｌａ、＋１で示す
位置に形成される。また。

このｎ−型エピタキシャル層４の上面は、同第５図の一
点鎖線り、、、２で示す位置に形成される。

次に、バイポーラトランジスタＱ１及びｐチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｍ　１を形成する領域において、
前記ｎ−型エピタキシャル層４の主面部に、ｎ型不純物
を選択的に導入する。このｎ型不純物の導入では、例え
ば、不純物濃度が１０”　［ａｔｏｍｓ／ａｎ２］程度
のリン（Ｐ）を、１２０乃至１３０　［ｋｅＶコ程度の
加速エネルギのイオン打ち込み法で導入する。

次に、ｎチャネルＭＩＳＦＥＴＭ２、Ｍ　］、　３、Ｍ
１２の形成領域、及びアイソレーション領域において、
前記ｎ〜型エピタキシャル層４の主面部に、Ｐ型不純物
を選択的に導入する。このｎ型不純物の導入では、例え
ば、不純物濃度が１０　”　［ａｔｏｍｓ／ω２］程度
のフッ化ホウ素（ＢＦ２）を、５０乃至７０［ｋｅＶ］
程度の加速エネルギのイオン打ち込み法で導入する。ま
た、Ｐ型不純物としてホウ素（Ｂ）を使用する場合には
、加速エネルギを、例えば、１０乃至１４　［ｋｅＶ−
］程度に設定する。

次に、高温度の熱拡散処理を施し、前記ｎ−型エピタキ
シャル層４中に導入されているｎ型不純物及びｎ型不純
物の夫々を、前記ｎ−型エピタキシャル層４中に引き伸
ばし拡藪させて、ｎ型半導体領域（ｎ型ウェル領域）５
Ａ、５Ｂ、及びｎ型半導体領域（ｐ型ウェル領域）６Ａ
、６Ｂの夫々を形成する。この熱拡散処理は、例えば、
１０００［°ｃ］程度の窒素（Ｎ２）雰囲気中で、約２
００分間行なう。

前記ｎ型ウェル領域５Ａは、バイポーラトランジスタＱ
１の真性コレクタ領域として使用される。

また、アイソレーション領域としての前記ｐ型つェルＩ
域６Ｂは、前記ｎ−型エピタキシャル層４の上面Ｌ’ｉ
、１２　　から下方に向って延在し、前記Ｐ゛型埋込み
層３Ｂの上面に接触するように形成される。

このｎ型半導体領域６Ｂ及びｐ゛型埋込み層３Ｂによっ
て、前記ｎ型半導体領域５Ａ、５Ｂの夫々は、互いに電
気的に分離される。

次に、前記「型エピタキシャル層４の主面上に、酸化珪
素膜９を形成する。この酸化珪素膜９は、例えば、前記
「型エピタキシャル層４の上面を熱酸化し、２０乃至３
０　［ｎｍ］程度の膜厚で形成する。

次に、窒化珪素膜等の耐酸化マスクを、バイポーラトラ
ンジスタＱ１、ｐチャネルＭＩＳＦＥＴＭ１、ｎチャネ
ルＭＩＳＦＥＴＭ１３及びＭ１２の夫々の形成領域にお
いて、前記ｎ−型エピタキシャル層４上に選択的に形成
する。

次に、前記ｎ型ウェル領域５Ａ及び５Ｂの表面上を、例
えばフォトレジスト膜で覆い、フッ化ホウ素（Ｂｐｚ）
を低加速エネルギのイオン打ち込み法で導入する。この
際、ボロン（Ｂ）は、前記フォトレジスト膜及び耐酸化
マスクを通過しないので、前記ｐ型ウェル領域６Ａ及び
６Ｂの非活性領域（アイソレーション領域）に、Ｐ型不
純物が選択的に導入され、チャネルストッパ領域７が形
成される。このイオン打ち込み工程では、例えば、不純
物濃度が７　Ｘ　１０　”［ａｔｏｍｓ／ｃ＋ｎ２コ程
度のフッ化ホウ素（ＢＦ２）を、４０［ｋｅＶ］程度の
加速エネルギのイオン打ち込み法で導入する。

次に、前記耐酸化マスクから露出するｎ”型エピタキシ
ャル層４の主面を熱酸化することにより、酸化珪素膜か
ら成るフィールド絶縁膜８を形成する。このフィールド
絶縁膜８は１例えば、１０００［℃］程度の高温度のス
チーム酸化法で形成し、５００　［ｒｏ＋＋］程度の膜
厚で形成する。前記フィールド絶縁膜８及び前記チャネ
ルストッパ領域７の夫々は、バイポーラトランジスタＱ
１、ＰチャネルＭＩＳＦＥＴＭＩ、ｎチャネルＭＩＳＦ
ＥＴＭＩ３、Ｍ１２の夫々の形成領域を平面的に見て、
これらの素子の形成領域を取り囲むように形成され、各
素子の形成領域の間に寄生チャネル等が発生することを
防止する。前記フィールド絶縁膜８を形成した後、前記
耐酸化マスクを除去する。

以上の工程により、第５図に示す、Ｂｉ−ＣＭＯ８−５
ＲＡＭが形成されるべき下地としての半導体基体２００
（前記ｐ−型半導体基板１及びｎ−型エピタキャル層４
を含む）が完成する。

次に、前記半導体基板２００上に、パイボーラドトラン
ジスタＱ１の形成領域の一部が開口されたマスク１０を
形成する。このマスク１０は、不純物導入時のマスクと
して使用され１例えばフォトリソグラフィ技術で形成さ
九たフォトレジスト膜で形成する。この後、第６図に示
すように、前記マスク１０を不純物導入用のマスクとし
て、前記酸化珪素膜９を通して、前記ｎ型つェル領域Ｓ
Ａ中に。

ｎ型不純物１１を導入する。このｎ型不純物１１の導入
では、例えば、不純物濃度が１０゛５乃至１０゛６［ａ
ｔｏｍｓ／ａｎ２コ程度のリン（Ｐ）を、　８０　［ｋ
ｅＶコ程度の加速エネルギのイオン打ち込み法で導入す
る。

このｎ型不純物１１を導入した後、前記マスク１０を除
去する。この後、例えば、１０００［℃］程度の高温度
で約３０分度度の熱処理を施すことにより、前記ｎ°型
埋込み層２Ａに接触するように、ｄ型半導体領域からな
るコレクタ引上げ領域１２を形成する。また、図示して
いないが、この後、残存している前記耐酸化マスクを完
全に除去するために、活性領域上の前記酸化珪素膜９を
ウェットエツチング液で除去し、膜厚が３０　［ｎｍ１
程度のいわゆる犠牲熱酸化膜を、８５０［’Ｃ］程度の
高温度のスチーム酸化法で形成する。

次に、ｐチャネルＭＩＳＦＥＴＭＩの形成領域のｎ型ウ
ェル領域５Ｂの主面部、及びｎチャネルＭＩＳＦＥＴＭ
２、Ｍ１２、Ｍ１３の形成領域のｐ型ウェル領域６Ａの
主面部に、しきい値電圧■ｔｈ調整用の不純物を導入す
る。このしきい値電圧調整用の不純物の導入では、例え
ば、不純物濃度が２　Ｘ　１０１２［ａｔｏｍｓ／ａｎ
”１程度のフッ化ホウ素（ＢＦ２）を、６０［ｋｅＶ］
程度の加速エネルギのイオン打ち込み法で導入し、更に
、不純物濃度が３Ｘ　１０１１［ａｔｏｍｓ／ｃｍ２］
程度のリン（Ｐ）を、１５０［ＫｅＶ］程度の加速エネ
ルギのイオン打ち込み法で導入する。このしきい値電圧
調整用の不純物を導入することにより、ｎチャネルＭＩ
ＳＦＥＴＭ２、Ｍ１３及びＭ　１２の夫々のしきい値電
圧は、例えば、０．５［Ｖ］程度に調整される。また、
ｐチャネルＭＩＳＦＥＴＭＩのしきい値電圧は、例えば
−０，５［Ｖ］程度に調整される。

次に、前記犠牲熱酸化膜を除去し、前記ｎ型つエル領域
５Ａ、５Ｂ、及びｐ型ウェル領域６Ａ、６Ｂの主面を露
出させる。

次に、前記露出させたｎ型ウェル領域５Ａ、５Ｂ、及び
ｐ型ウェル領域６Ａ、６Ｂの主面上に、ゲート絶縁膜１
３を形成する。このゲート絶縁膜１３は、例えば、８０
０乃至９００［”Ｃ］径程度高温度のスチーム酸化法で
形成し、１５乃至２０［止］程度の膜厚で形成する。

次に、フォトリソグラフィ技術により、ｎチャネルＭＩ
　ＳＦＥＴＭＩ　３の形成領域の一部が開口されたフォ
トレジスト膜からなるエツチングマスク１４を形成する
。次に、前記エツチングマスク１４を用いて、例えばフ
ッ酸とフッ化アンモニウムの混合液を用いたエツチング
で、前記ゲート絶縁膜１３を部分的に除去し、第７図に
示すように、開口○Ｐ１を形成する。この後、前記エツ
チングマスク１４を除去する。

次に、前記ゲートルｍ膜１３及びフィールド絶縁膜８上
を含む半導体基板２００の全面上に、多結晶珪素膜１６
Ａを形成する。この多結晶珪素膜１６Ａは、例えばＣＶ
Ｄ法で堆積し、１００乃至１５０　［ｎｍ］程度の膜厚
で形成する。この多結晶珪素膜１６Ａには、抵抗値を低
減するｎ型不純物例えばリン（Ｐ）を熱散拡法により導
入する。

次に、前記多結晶珪素膜１６Ａ上に、高融点金属シリサ
イド膜１６Ｂ例えばＷＳｉ２膜を形成する。この高融点
金属シリサイド膜１６Ｂは、例えばＣＶＤ法またはスパ
ッタリング法で堆積し、１５０　［ｎｍ］程度の膜厚で
形成する。この高融点金属シリサイド膜１６Ｂ及び前記
多結晶珪素膜１６Ａは、製造工程における第１層目のゲ
ート配線形成工程として形成する。

次に、前記高融点金属シリサイド膜１６Ｂ上の全面に、
絶縁膜１７を形成する。この絶縁膜１７は、例えば、Ｃ
ＶＤ法で堆積した酸化珪素膜で形成し、１００乃至２０
０　［ｎｍ］程度の膜厚で形成する。

次に、前記絶縁膜１７、高融点金属シリサイド膜１６Ｂ
、多結晶珪素膜１６Ａの夫々を、所定形状に順次エツチ
ングし、ＰチャネルＭＩＳＦＥＴＭＩのゲート電極１８
Ａ、ｎチャネルＭＩＳＦＥＴＭ２、Ｍ１３、Ｍ１２のゲ
ート電極１８Ｂ、１８Ｃ，１８Ｄの夫々を形成する。前
記ゲート電極１８Ｃは、ワード線Ｗ１の一部となる。前
記エツチングは、　フォトリングラフィ技術で形成した
エツチングマスク（フォトレジスト膜）を使用し、ＲＩ
　Ｅ　（ＲｅａｃｔｉｖｅＩ　ｏｎ　Ｅ　ｔｈｉｎｇ）
等の異方性エツチングで行なう。

次に、高温度の熱処理を施し、前記高融点金属シリサイ
ド膜１６Ｂをデンシファイ処理すると共にエツチングダ
メージを回復する。この熱処理は、例えば、９００　［
℃］程度の高温度で、約３０分度度行なう。

また、前記ゲート電極１８Ｄを構成する多結晶珪素膜１
６Ａに導入されたｎ型不純物は、前記ｎ型不純物導入時
の熱拡散処理及び前記高温度の熱処理によって、前記ｐ
型ウェル領域６Ａの主面部に前記開口ＯＰＩを通して熱
拡散され、第８図に示すように、ｎ°型半導体領域１５
が形成される。このｎ・型半導体領域１５と、メモリセ
ルを構成する酩動ＭＩＳＦＥＴとしてのｎチャネルＭＩ
ＳＦＥＴＭＩ２のゲート電極１８Ｄとは、前記開口○Ｐ
１を通して直接接続される。前記ｎ°型半導体領域１５
は、後で形成されるｎチャネルＭＩＳＦＥＴＭ１３のソ
ース領域（３１Ｂ）と前記ｎチャネルＭＩＳＦＥＴＭ１
２のゲート電極１８Ｄとを電気的に接続するために形成
する。

次に、バイポーラトランジスタＱ１及びｐチャネルＭＩ
ＳＦＥＴＭＩの形成領域を覆うマスク１９を形成する。

このマスク１９は、例えば、フォトリングラフィ技術で
形成されたフォトレジスト膜で形成する。この後、第９
図に示すように、前記マスク１９を不純物導入用のマス
クとして、前記ゲート電１１８Ｂ、１８Ｃ１１８Ｄの夫
々から露出するＰ型ウェル領域６Ａの主面部に、ｎ型不
純物２０を導入する。このｎ型不純物２０の導入では、
例えば、不純物濃度がＩ　Ｘ　１０１３乃至２　Ｘ　１
０１３［ａｔｏｍｓ／ａｎ２コ程度のリン（Ｐ）を、５
０［ｋｅＶ］程度の加速エネルギのイオン打ち込み法で
導入する。このｎ型不純物２０は、前記ゲート電極１８
Ｂ、１８Ｃ１１８Ｄの夫々に対して自己整合的に導入さ
れる。このｎ型不純物２０は、比較的低い不純物濃度で
導入されるので、ｎチャネルＭＩＳＦＥＴＭ２、Ｍ１３
、Ｍ１２の夫々をＬＤＤ構造にすることができる。この
ｎ型不純物２０を導入することにより、ｎ型半導体領域
から成るｎチャネルＭＩＳＦＥＴＭ２、Ｍ１３、Ｍ１２
の夫々の低濃度のソース領域、ドレイン領域２１Ａ、２
１Ｂの夫々が形成される。なお、ｎチャネルＭＩ　ＳＦ
ＥＴＭＩ　２の低濃度のソース領域、ドレイン領域は、
図を見易くするために、図示していない。また、前記低
濃度のソース領域、ドレイン領域２１Ａ、２１Ｂの夫々
の接合深さは、例えば、０．２［μｌＩ］程度に形成さ
れる。この後、前記マスク１９を除去する。

次に、バイポーラトランジスタＱ１及びｎチャルＭＩＳ
ＦＥＴＭ２、Ｍ１３、Ｍ１２の夫々の形成領域を覆うマ
スク２２を形成する。このマスク２２は、例えば、フォ
トリソグラフィ技術によって形成されたフォトレジスト
膜で□形成する。

次に、第１０図に示すように、前記マスク２２を不純物
導入用のマスクとし、前記ゲート電極１８Ａから露出す
るｎ型ウェル領域５Ｂの主面部に、ｐ型不純物２３を導
入し、ｐチャネルＭＩＳＦＥＴＭ１の低濃度のソース領
域、ドレイン領域２４を形成する。このｐ型不純物２３
の導入では、例えば、不純物濃度がＩ　Ｘ　１０”乃至
２　Ｘ　１０　”　［ａｔｏｍｓ／ｃＩ１２］程度のフ
ッ化ホウ素（Ｂ　Ｆ２）を、　４０［：ｋｅＶ］程度の
加速エネルギのイオン打ち込み法で導入する。このｐ型
不純物２３は、前記ゲート電極１８Ａに対して、自己整
合的に導入される。前記低濃度のソース領域、ドレイン
領域２４を形成することにより、ＰチャネルＭＩＳＦＥ
ＴＭＩを、ＬＤＤ構造にすることができる。また、前記
低濃度のソース領域、ドレイン領域２４の夫々の拡散深
さは、例えば、０．２［μｍ］程度に形成する。この後
、前記マスク２２を除去する。

次に、第１１図に示すように、前記ゲート電極１８Ａ、
１８Ｂ、１８Ｃ，１８Ｄの夫々の側壁に、サイドウオー
ルスペーサ２５を形成する。このサイドウオールスペー
サ２５は、前記半導体基板２００の全面に酸化珪素膜を
堆積し、この後、堆積した酸化珪素膜の膜厚に相当する
分、ＲＩＥ等の異方性エツチングを施すことにより形成
する。このサイドウオールスペーサ２５を構成する酸化
珪素膜は、例えば、無機シランガスと酸化窒素ガスをソ
ースガスとするＣＶＤ法で形成する。この酸化珪素膜は
１例えば、３００乃至４００　［ｎｍ］の膜厚で形成す
る。このサイドウオールスペーサ２５のゲート長方向（
チャネル長方向）の長さは、例えば、２５０乃至３００
　［ｎｍコ程度に形成される。

また、前記異方性エツチングにより、前記ゲート電極１
８Ａ、１８Ｂ、　１８Ｃ１１８Ｄの夫々から露出するゲ
ート絶縁膜１３の一部及びバイポーラトランジスタＱ１
の形成領域のゲート絶縁膜１３がオーバーエツチングさ
れ、除去される。この際、前記ゲート＃４Ａ縁膜１３の
下地となっているｎ型ウェル領域５Ａ及びｐ型ウェル領
域６Ａの主面も少量エツチングされる。前記サイドウオ
ールスペーサを形成後、不活性ガス（例えばアルゴン（
Ａ　ｒ）ガス）雰囲気中で、８００［℃コ程度の温度条
件で熱処理を行なう。

この熱処理によって、前記サイドウオールスペーサ２５
を構成する酸化珪素膜が緻密化されると共に、前記低濃
度のソース領域、ドレイン領域２１Ａ、２１Ｂ、２４の
夫々を活性化し、前記オーバーエツチングによるシリコ
ン層（ｎ型ウェル領域５Ａ、５Ｂの主面部、及びｐ型ウ
ェル領域６Ａ、６Ｂの主面部）のダメージを回復する。

次に、前記サイドウオールスペーサ２５を形成する異方
性エツチングで露出されたｎ型ウェル領域５Ａ及びＰ型
ウェル領域６Ａの夫々の表面に、絶縁膜２６を形成する
。この絶縁膜２６は１例えば、熱酸化法で形成した酸化
珪素膜で形成する。

次に、第１２図に示すように、不純物導入用マスク（例
えば、フォトリソグラフィ技術によって形成したフォト
レジスト膜）を使用せずに、前記ｎ型ウェル領域５Ａ、
５Ｂ及びｐ型ウェル領域６Ａ、６Ｂの主面部に、ｐ型不
純物２７を導入する。

このｐ型不純物２７の導入では、例えば、不純物濃度が
３　Ｘ　１０１３乃至４　Ｘ　１０１３［ａｔｏｍｓ／
ａｍ”］程度のホウ素（Ｂ）を１０乃至２０［ｋｅＶ］
程度の加速エネルギのイオン打ち込み法で導入するか、
或いはフッ化ホウ素（ＢＦ２）を６０［ＫｅＶ］程度の
加速工ネルギのイオン打ち込み法で導入する。このｐ型
不純物２７を導入することにより、バイポーラトランジ
スタＱ１のベース領域２８Ａが形成される。このベース
領域２８Ａの接合深さは、例えば、　０．１５乃至０．
２［μｌ］程度に浅く形成される。このバイポーラトラ
ンジスタＱ１のベース領域２８Ａの接合深さ（Ｘ　、、
）は、前記従来のＢｉ−ＣＭＯ８では、前記第１図に示
すＭＩＳＦＥＴの高濃度のソース領域、ドレイン領域３
４Ａ（ｐ’）、３１Ａ（ｎ”）、３１Ｂ　（ｎ’）の接
合深さ（Ｘ　ｊＫｓ、。）よりも深く形成されていた。

比例縮少側により、ベース領域の浅接合化も進んでいた
が、常に、ｘ　３Ｉ（ｓ、　ＨＤ＞　Ｘ　、Ｂ＋の関係
になっていた。しかしながら、本実施例■のＢｉ−ＣＭ
Ｏ８では、Ｘ　ｊＫｓ、イ。≧ｘｊＢの関係にすること
により、ベース領域２８Ａの接合深さＸｊＥを更に浅く
している。また、前記ｐ型不純物２７は、ＰチャネルＭ
ＩＳＦＥＴＭＩ及びｎチャネルＭＩＳＦＥＴＭ２、Ｍ２
Ｓの夫々の形成領域にも導入され、ｐ型半導体領域２８
Ｂ、２８Ｃ１２８Ｄの夫々が一時的に形成される。従っ
て、特に、ｎチャネルＭＩＳＦＥＴＭ２、Ｍ２Ｓのｎ型
の低濃度のソース領域、ドレイン領域２１Ａ、２１Ｂの
一部がＰ型に反転することになる。なお、ｎチャネルＭ
ＩＳＦＥＴＭ１２の形成領域にも、ｐ型半導体領域が形
成されるが、図示していない。しかしながら、サイドウ
オールスペーサ２５が実質的に前記Ｐ型不純物２７の導
入時のマスクとなるため、ｎチャネルＭＩＳＦＥＴＭ２
、Ｍ２Ｓ、Ｍ１２の電気的特性（ドレイン領域近傍の電
界集中の緩和）に実質的に影響を及ぼすサイドウオール
スペーサ２５下部の低濃度のソース領域、ドレイン領域
２ＬＡ、２１Ｂには、前記ｐ型不純物２７は導入されな
い。また、前記反転層であるｐ型半導体領域２８Ｃ１２
８Ｄの夫々は、後の工程で、ｎチャネルＭＩＳＦＥＴＭ
２、Ｍ２Ｓ、Ｍ１２の夫々の高濃度のソース領域、ドレ
イン領域（３１Ａ、３１Ｂ）を形成するための高濃度（
１０”乃至１０１６［ａｔｏｍｓ／σ２］程度）のイオ
ン打ち込みにより、実質的に消失する（再度ｎ型に反転
する）ので、ｎチャネルＭＩＳＦＥＴＭ２．Ｍ２Ｓ、Ｍ
１２の電気的特性には、何ら影響を及ぼさない。また、
前記ｎチャネルＭＩＳＦＥＴＭＩの低濃度のソース領域
、ドレイン領域２４も、前記ｎチャネルＭＩＳＦＥＴＭ
２、Ｍ２Ｓ、Ｍ１２と同様に、前記サイドウオールスペ
ーサ２５下部の低濃度のソース領域、ドレイン領域２４
には前記ｐ型不純物２７は導入されないので、ｐチャネ
ルＭＩＳＦＥＴＭ１の電気的特性に悪影響はない。

このように、本実施例■によれば、バイポーラトランジ
スタＱ１のベース領域２８Ａを、マスクを使用しない不
純物２７の導入工程で形成したことにより、フォトリソ
グラフィ用の露光マスクの枚数と前記露光マスクを使用
しフォトレジスト膜を米導体基板２００上に形成する工
程とを低減できるので、バイポーラトランジスタを有す
る半導体集積回路装置のプロセスコストを低減すること
ができる。

また、バイポーラトランジスタＱ１のベース領域２８Ａ
と、ｐチャネルＭＩＳＦＥＴＭＩの低濃度のソース領域
、ドレイン領域２４とを、夫々別の不純物導入工程で形
成したことにより、前記ベース領域２８Ａ、低濃度のソ
ース領域、ドレイン領域２４の夫々の接合深さ及び不純
物濃度を最適値に設定することができると共に、前記不
純物２３．２７の導入工程を別々にしたことに起因する
露光マスクの増加に伴うプロセスコストの増大はない。

従って、プロセスコストの増加なしに、バイポーラトラ
ンジスタＱ１のベース領域２８Ａの不純物濃度を高める
ことができるので、バイポーラトランジスタＱ１の高速
化を図ることができると共に、ＰチャネルＭＩＳＦＥＴ
ＭＭＩの低濃度のソース領域、ドレイン領域２４の不純
物濃度を可能な限り低く設定することができるので、Ｌ
ＤＤ構造のｐチャネルＭＩＳＦＥＴＭＩの電気的信頼性
を向上することができる。

また、本実施例ＩのＢｉ−ＣＭＯ５では、ＬＤＤ構造の
ＣＭＯ５を形成する際のサイドウオールスペーサ２５を
形成した後に、バイポーラトランジスタＱ１のベース領
域２８を形成するための不純物２７の導入工程を行なっ
ている。このため、前記サイドウオールスペーサ２５を
形成する際のオーハー工ッチッグによって、前記ベース
領域２８Ａの表面のシリコン層（ｎ型ウェル領域５Ａの
表面）が削られることによる実効的なベース領域２８Ａ
の不純物濃度の低下を防止することができる。前記オー
バーエツチングによるベース領域２８Ａの不純物濃度の
低下は、ベース領域２８Ａの浅接合化に伴って顕著にな
るので、本実施例Ｉの製造方法は、浅接合化されたベー
ス領域を有するＢｉ−ＣＭＯＳに対して非常に有利であ
る。

また、本発明者の検討によれば、Ｂｉ−ＣＭＯＳの製造
プロセスにおいて、ゲート絶縁膜１３．ゲート電極１８
Ａ、１８Ｂ、１８Ｃ１１８Ｄの夫々を形成した後、フォ
トリソグラフィ技術を用いた比較的不純物濃度の低い（
例えば、１０１３〜［ａｔｏｍｓ／■２コ程度）イオン
打ち込みでも、フォトレジスト膜の表面がマイナス（負
）の電荷によって帯電し、このマイナスの電荷が所定の
ゲート電極１８Ａ’−１８Ｂ、１８Ｃ１１８Ｄに流れ込
み、前記ゲート電極１８Ａ、　１８Ｂ、１８Ｃ，１８Ｄ
の下部に形成されていゲート絶縁膜１３を静電破壊する
というメカニズム（機構）があることを見出した。この
現象については、従来のデバイスでは、不純物濃度の高
い（例えば１０”乃至１０”［ａｔｏｍｓ／ａｍ”］程
度）のイオン打ち込みでは良く知られており、レイアウ
トパターンの修正等の種々の対策が実施されている。し
かし、低濃度のイオン打ち込み装置で本現象が発生する
ようになったのは、１．３［μｍ］以降のデバイスであ
り、スケーリング則によりゲート絶縁膜の膜厚を、約５
　［ｎ＋ｓｌ以下に形成するようになってから顕著にな
った。このメカニズムについて、第２０図（要部平面図
）及び第２１図（前記第２０図のＸ−Ｘ線で切った要部
平面図）を用いて説明する。

第２０図は、ｎチャネルＭＩＳＦＥＴＭ２、ｐチャネル
ＭＩＳＦＥＴＭＩ及びバイポーラトランジスタＱ１の夫
々の比較的不純物濃度が高い半導体領域、例えば、ベー
ス領域２８Ａの平面レイアウトの一例を示す。

第２０図に示すように、前記半導体基板２００上に各素
子の形成領域を囲むように、フィールド絶縁膜８のパタ
ーンが形成されている。また、前記半導体基板２００上
には、ゲート電極１８Ｂ、図示しないゲート絶縁膜、低
濃度のソース領域及びドレイン領域２１Ａの夫々で構成
されるｎチャネルＭＩＳＦＥＴＭ２、ゲート電極１８Ａ
、図示しないゲート絶縁膜、低濃度のソース領域及びド
レイン領域２４の夫々で構成されるｐチャネルＭＩＳＦ
ＥＴＭ１、並びに、ベース領域２８Ａ等の拡散層が形成
されるべきｎ型ウェル領域５Ａとが近接して配置されて
いる。前記ｎチャネルＭｒＳＦＥＴＭ２のゲート電１８
Ｂと、ｐチャネルＭＩＳＦＥＴＭＩのゲート電極１８Ａ
とは一体に形成されている。このように、各素子形成領
域が互いに近接してレイアウトされている場合には、フ
ォトリソグラフィ技術によって形成したフォトレジスト
膜ＰＲを使用して、例えばＰ型不純物２７を前記ｎ型ウ
ェル領域５Ａ中にイオン打ち込みすると、第２１図に示
すように、前記フォトレジスト膜ＰＲの表面がマイナス
の電荷（ｅ）により帯電し、前記マイナスの電荷（θ）
が例えば同第２１図中矢印で示すように、フォトレジス
ト膜ＰＲからＰチャネルＭＩＳＦＥＴＭ１のゲート電極
１８Ａの露出した部分に流れ込み、前記ゲート電極１８
Ａの下部に形成されているゲート絶縁膜１３が静電破壊
されるという問題がある。

このような問題を防止するためには、ＭＩＳＦＥＴのゲ
ート電極のパターンとベース領域等の拡散層のパターン
との間を、マスク合わせずれ等に起因するフォトレジス
トマスクのずれを考慮して離さなければならず、結果的
に、半導体集積回路装置の集積度が低下してしまう。し
かしながら、本実施例Ｉによれば、前記ベース領域２８
Ａを、フォトリソグラフィ技術を使用しない（フォトレ
ジスト膜ＰＲを使用しない）不純物２７のイオン打ち込
みで形成しているので、前記静電破壊の問題はない。従
って、Ｂｉ−ＣＭＯＳの高集積化を図ることができると
共に、ＭＩＳＦＥＴの電気的信頼性を向上することがで
きる。

次に、本実施例ＩのＢＢｌ−ＣＭＯＳ−５ＲＡの製造方
法を続けて説明する。

前記ベース領域２８Ａを形成した後、バイポーラトラン
ジスタＱ１のベース領域２８Ａ及びｐチャネルＭＩＳＦ
ＥＴＭＩの形成領域をフォトリソグラフィ技術で形成し
たフォトレジスト膜からなるマスク２９で覆う。次に、
第１３図に示すように、このマスク２９を不純物導入用
のマスクとして、ｎ型不純物３０を、ｐ型ウェル領域６
Ａの主面部に導入する。このｎ型不純物３０は、主に、
ゲート電極１８Ｂ、１８Ｃ１１８Ｄ及びサイドウオール
スペーサ２５に対して自己整合的に導入する。前記ｎ型
不純物３０の導入では、例えば、不純物濃度が１ｏ１Ｓ
乃至ＩＱ　１’　［ａｔｏｍｓ／　ａｎ　２］程度のヒ
素（Ａ　ｓ）を、８０　［ｋｅＶコ程度の加速エネルギ
のイオン打ち込み法で導入する。このｎ型不純物３０を
導入することにより、前記ｎ型ウェル領域６Ａの主面部
に、ｎチャネルＭＩＳＦＥＴＭ２、Ｍ１３、Ｍ１２の高
濃度のソース領域、ドレイン領域３１Ａ、３１Ｂの夫々
を形成する。この後、前記マスク２９を除去する。

前記ｎ型不純物３０を導入することにより、前記第１２
図に示した反転層であるｐ型半導体領域２８Ｃ１２８Ｄ
中のｐ型不純物は、補償（コンペイセイト）さ九るので
、前記Ｐ型半導体領域２８Ｃ１２８Ｄの夫々は実質的に
消失する。

次に、ＰチャネルＭＩＳＦＥＴＭＩの形成領域及びバイ
ポーラトランジスタＱ１のベース領域２８Ａの一部が開
口されたマスク３２を形成する。このマスク３２は、例
えば、フォトリングラフィ技術によって形成したフォト
レジスト膜で形成する。この後、第１４図に示すように
、前記マスク３０を不純物導入用のマスクとして、ｎ型
不純物３３を、ｎ型ウェル領域５Ａ、５Ｂの夫々の主面
部に導入する。このｎ型不純物３３の導入では、例えば
、不純物濃度が１０１ｓ乃至１０１ｒ″［ａｔｏｍｓ／
　ａｎ　２］程度のフッ化ホウ素（ＢＦＺ）を、８０［
ｋｅＶ］程度の加速エネルギのイオン打ち込み法で導入
する。このｎ型不純物３３を導入することにより、Ｐチ
ャネルＭＩＳＦＥＴＭＩの高濃度のソース領域、ドレイ
ン領域３４Ａを形成すると共に、バイポーラトランジス
タＱ１のベース引出し層（グラフトベース層）３４Ｂを
形成する。この後、前記マスク３２を除去する。

次に、熱処理を施し、イオン打ち込み時のダメージを回
復すると共に、前記導入されたｎ型不純物３０及びＰ型
不純物３３の夫々を活性化する。この熱処理は、例えば
、８５０乃至９００［’Ｃ］程度の温度で、約１０分度
度行なう。なお、前記高濃度のソース領域、ドレイン領
域３１Ａは、例えば、０゜２乃至０．２５［μｍ］の接
合深さに形成する。また。

前記高濃度のソース領域、ドレイン領域３４Ａ及びベー
ス引出し層３４Ｂは、例えば、０．２５乃至０゜３［μ
ｍ］程度の接合深さに形成する。この高濃度のソース領
域、ドレイン領域３４Ａ、３４Ｂの夫々を形成（活性化
）することにより、ＬＤＤ構造のｎチャネルＭＩＳＦＥ
ＴＭ２、Ｍ１３、Ｍ１２、及びＰチャネルＭＩＳＦＥＴ
ＭＩの夫々が実質的に完成する。

次に、前記半導体基板２００の主面全面に、層間絶縁膜
３５を形成する。この後、フォトリソグラフィ技術によ
って形成したフォトレジスト膜でマスク３６を形成する
。このマスク３６には、バイポーラトランジスタＱ１の
エミッタ領域（４３）を形成する領域、及びメモリセル
を構成する高抵抗負荷素子（Ｒ１１）が接続される領域
に、開口が形成される。

前記層間絶縁膜３５は、例えば、ＣＶＤ法で堆積した酸
化珪素膜で形成し、２００乃至３００［μｍ］程度に膜
厚で形成する。

次に、第１５図に示すように、前記マスク３６をエツチ
ングマスクとして、前記層間絶縁膜３５及びこの眉間絶
縁膜３５の下の絶縁膜２６を順次エツチングし、開口部
○Ｐ２及び○Ｐ３の夫々を形成する。

このエツチングは、例えば、ＲＩＥ等の異方性エツチン
グで行なう。この後、前記マスク３６を除去する。

次に、前記開口部○Ｐ２、○Ｐ３の夫々を含む前記層間
絶縁膜３５上に、多結晶珪素膜３７を形成する。この多
結晶珪素膜３７は、例えば、ＣＶＤ法で堆積し、２００
　［ｎｍ］程度の膜厚で形成する。

次に、フォトリソグラフィ技術で、第１６図に示すよう
に、フォトレジスト膜からなるマスク３８を形成する。

このマスク３８は、バイポーラトランジスタＱ１のエミ
ッタ引出し用電極（３９）、高抵抗負荷素子（４０Ａ）
及びこの高抵抗負荷素子（４０Ａ）と一体に形成される
配線（４０Ｂ）の夫々を形成する領域のみを覆う８ 次に、前記マスク３８をエツチングマスクとしてこのマ
スク３８から露出する多結晶珪素膜３７をエツチング除
去する。このエツチングは、例えば、ＲＩＥ等の異方性
エツチングで行なう。このエツチングを行なうことによ
り、エミッタ引出し用電極３９、高抵抗負荷素子４ＯＡ
及びこの高抵抗負荷素子４０Ａと一体に形成された配線
４０Ｂの夫々を形成する。

次に、前記高抵抗負荷素子４０Ａのみを覆うマスク４１
を形成する′。このマスク４１は、例えば、フォトリソ
グラフィ技術で形成したフォトレジスト膜で形成する。

次に、前記マスク４１を不純物導入用のマスクとして、
ｎ型不純物４２を、前記エミッタ引出し用電極３９、及
び前記高抵抗負荷素子４０Ａと一体に構成された配線４
０Ｂの夫々に導入する。このｎ型不純物４２の導入では
、例えば、不純物濃度が１×１０１５乃至２　Ｘ　１０
　”　［ａｔｏｍｓ／ａｎ２コ程度のヒ素（Ａｓ）を、
８０［ｋｅＶ］程度の加速エネルギのイオン打ち込み法
で導入する。このｎ型不純物４２を導入することにより
、前記エミッタ引出し用電極３９及び前記配線４０Ｂの
夫々の抵抗値を低減する。また、ｎチャネルＭＩＳＦＥ
ＴＭ１２の高濃度のソース領域、ドレイン領域３１Ｂの
一方と、前記配線４０Ｂとのオーミック接続が可能にな
る。この後、前記マスク４１を除去する。

次に、前記バイポーラトランジスタＱ１及びＭＩＳＦＥ
ＴＭＩ、Ｍ２、Ｍ１３、Ｍ１２の夫々の形成領域を含む
半導体基板２００の全面に、眉間絶縁膜４４を形成する
。この眉間絶縁膜４４は、例えば、酸化珪素膜、Ｅ　Ｐ
　Ｓ　Ｇ　（Ｂ　ｏｒｏｎ　Ｐ　ｈｏｓｐｈｏ　Ｓ　１
ｌｉｃａｔｅＧｌａｓｓ）膜の夫々を順次積層した２層
構造の積層膜で形成する。前記層間絶縁膜４４の下層の
酸化珪素膜は１例えば、シランガス及び酸化窒素ガスを
ソースガスとするＣＶＤ法で堆積する。この酸化珪素膜
は、前記上層のＢＰＳＧ膜中の不純物（リン（Ｐ）、ホ
ウ素ＣＢ）の夫々）の漏れを防止するため、例えば、１
００乃至１５０　［ｒｔｍ］程度の膜厚で形成する。前
記上層のＢＰＳＧ膜は、例えば、ＣＶＤ法で堆積する。

このＢＰＳＧ膜は、例えば、３００乃至５００［ｎｍ］
の膜厚で形成する。このＢＰＳＧ膜には、窒素ガス雰囲
気中で、約９００［”Ｃ］程度の温度で、デンシファイ
処理が施される。

次に、フォトリソグラフィ技術及びエツチング技術を用
いて、前記層間絶縁膜４４．３５、絶縁膜２６の夫々を
順次選択的にエツチングし、コレクタ引上げ領域１２、
ベース引出し層３４Ｂ、エミッタ引出し用電極３９、高
濃度のソース領域、ドレイン領域３４Ａ、３１Ａ、３１
Ｂの夫々に達する接続孔ＴＨＩを構成する。この接続孔
ＴＨＩは、例えば、等方性エツチング及び異方性エツチ
ングを組合わせて。

テーパ状または階段状に形成される。また、この接続孔
ＴＨＩを、異方性エツチングのみで形成しても良い。

次に、窒素と微量酸素の混合ガス雰囲気中で９５０［’
Ｃ］程度の温度で約１０分間の熱処理を行ない、前記層
間絶縁膜１４の上層のＢＰＳＧをリフローし平坦化させ
る。この時の混合ガスは、前記接続孔ＴＨＩ中の界面を
若干酸化し、前記ＢＰＳＧ膜中から拡散したリン（Ｐ）
及びホウ素（Ｂ）が、前記接続孔ＴＨＩの界面へ侵入す
るのを防ぐ役割を果たす。また、この熱処理により、前
記エミッタ引出し用電極３９中に導入されているｎ型不
純物４２が、前記開口部ＯＰ２を通して、前記ベース領
域２８Ａ中にドライブイン拡散し、前記第１図に示すバ
イポーラトランジスタＱ１のエミッタ領域４２が、例え
ば０．１［μｍ］程度の拡散深さで形成される。

このエミッタ領域４２を形成することにより、バイポー
ラトランジスタＱ１は完成する。

次に、第１８図に示すように、前記接続孔ＴＨ１を通し
て、前記夫々の半導体領域に電気的に接続するコレクタ
電極４５Ｃ、ベース電極４５Ｂ、エミッタ電極４５Ｅ、
ソース、ドレイン電極４５Ｓ、４５Ｄ、電極４５、前記
層間絶縁膜４４上に延在する配線層４５（ワードシャン
ト用配線Ｗｌ）及び配線層４５（電源配ｇＶｉｓ）の夫
々を形成する。前記電極及び配線層４５の夫々は、例え
ばスパッタリング法で堆積したアルミニウム合金膜で形
成し、４００乃至６゜ｏ［ｎｌｌ１コの膜厚で形成する
。また、前記電極４５と、それに接続される各半導体領
域の接触抵抗を低減する目的で、前記電極４５と各半導
体領域との間に、プラチナシリサイド膜（ＰｔＳｉ膜）
等のシリサイド金属膜を設けても良い。また、前記配線
４５（ワード線シャント線Ｗｌ）は、図示していないが
、前記層間絶縁膜４４．３５に所定の間隔で設けられた
接続孔を通して、前記ｎチャネルＭＩＳＦＥＴＭＩ３の
ゲート電極（ワード線）１８Ｃに電気的に接続（シャン
ト）され、前記ゲート電極（ワード線）１８Ｃの抵抗値
を低減することによって、メモリセル１２１に蓄えられ
ている情報の読出し速度を向上している。つまり、前記
ワードシャント用配線Ｗ１は、前記ｎチャネルＭＩＳＦ
ＥＴＭ１３のゲート電極１８Ｇの延在方向に沿って延在
する。第２２図（要部平面図）に、本実施例Ｉのメモリ
セルアレイ部１２０の平面図の一例を示す。同第２２図
に示すゲート電極１８Ｃ（Ｗ　１　）に沿って、前記ワ
ード線シャント用配線Ｗ１は延在する。また、第２２図
のＹ−Ｙ線で切った断面が、前記第１３図のメモリセル
アレイ部１２０に対応している。また、第２２図におい
て、前記第１３図と同一符号のものは、同一製造工程で
製造され、同一の機能を有することは言うまでもない。

また、同第２２図において、符号Ｃ０ＮＴは、ゲート電
極１８Ｄとｎ゛型半導体領域１５との接続部を示してい
る。

次に、前記電極及び配線４５上を含む半導体基板２００
の全面に、眉間絶縁膜４６を形成する。この眉間絶縁膜
４６は、酸化珪素膜（堆積型絶縁膜）、酸化珪素膜（塗
付型絶縁膜）、酸化珪素膜（堆積型絶縁膜）の夫々を順
次積層した３層構造で形成されている。

下層の酸化珪素膜は、例えば、プラズマＣＶＤ法で堆積
し、１５０乃至２５０　［ｎｍｌ程度の膜厚で形成する
。

中層の酸化珪素膜は、前記層間絶縁膜４６の表面を平坦
化する目的で設けられている。この中層の酸化珪素膜は
、ＳＯＧ法で数回（２乃至５回）程度塗付（合計１００
乃至１５０　［ｎｍｌ程度の膜厚に塗付）し、この後、
ベーク処理（約４５０　［℃］）を施し形成する。また
、この中層の酸化珪素膜は、例えば、ポリイミド系樹脂
で形成しても良い。

上層の酸化珪素膜は、層間ｌＩ＠！縁膜４６全体として
の膜の強度を高めるために設けられている。この上層の
酸化珪素膜は、例えば、テトラエトキシシランＴＥＯ５
（Ｔｅｔｒａ　Ｅｔｈｏｘｙｌ　０ｒｔｈｏ　５ｉｌａ
ｎｅ）を用いたプラズマＣＶＤ法で堆積し、５００乃至
７００　［ｎｍｌ程度の膜厚で形成する。

次に、前記層間絶縁膜４６に接続孔ＴＨ２を形成する。

この接続孔ＴＨ２は、前記接続孔ＴＨＩと同様に、等方
性エツチング及び異方性エツチングを組合わせてテーパ
状または階段状に形成する。

また、この接続孔ＴＨ２を、異方性エツチングのみで形
成しても良い。

前記接続孔ＴＨ２を形成した後、エツチングによるダメ
ージを回復するために、約４００　［℃］程度の温度で
、約１０乃至２０分程度の熱処理を施す。

次に、第１９図に示すように、前記接続孔ＴＨ２を通し
て、前記電極及び配線４５に接続するように、前記層間
絶縁膜４６上を延在する配線４７を形成する。この配線
４７は、第２層目の配線形成工程で形成する。この配線
４７は、基本的には、前記電極及び配、１４５と同様の
構造で形成される。つまり、この配線４７は、例えばス
パッタリンで法で堆積したアルミニウム合金膜で形成さ
れ、８００乃至１０００　［ｒ＋ｍ］程度の膜厚で形成
される。この配線４７は、アルミニウム合金膜を形成し
た後、フォトリングラフィ技術及びエツチング技術を使
用して加工する。

前記配線４７を形成した後、この配線４７を形成するた
めのエツチング工程で発生したダメージを回復するため
に、熱処理を施す。また、前記配線４７の形成により、
メモリセルを構成するｎチャネルＭＩＳＦＥＴＭ１３の
ソース領域、ドレイン領域３１Ｂの一方に、前記電極４
５を介して電気的に接続されるデータ線４７（Ｄ　１　
＞を形成する。このデータ線Ｄ１は、前記ワード線Ｗｌ
　（ゲート電極１８Ｃ及びワードシャント線Ｗｌ）と直
交する方向に延在する。

次に、前記第１図に示すように、前記配線４７上を含む
半導体基板２００の全面に、パッシベーション膜４８を
形成する。このパッシベーション膜４８は、例えば、シ
ラン膜、窒化珪素膜、樹脂膜の夫々を順次積層した複合
膜で形成する。このパッシベーション膜の下層のシラン
膜は、例えば６００　［ｎｍｌ程度の膜厚で形成する。

中層の窒化珪素膜は、耐湿性を向上する目的で形成され
ている。上層の樹脂膜は、例えば、塗付法で形成された
ポリイミド系樹脂膜で形成され、２乃至３　［ｎｍｌ程
度の膜厚で形成する。この樹脂膜を形成したことにより
、Ｂｉ−０ＭＯ８−８ＲＡＭのα線ソフトエラー耐圧を
向上することができる。

以上の工程を行なうことにより、前記第１図に示す、本
実施例■のＢｉ−ＣＭＯＳ−８ＲＡＭ１００は完成する
。

以Ｅ説明したように、本実施例Ｉの製造方法によれば、
バイポーラトランジスタＱ１のベース領域２８Ａ、ＬＤ
Ｄ構造のｐチャネルＭＩＳＦＥＴＭ１の低濃度のソース
領域、ドレイン領域２４の夫々を、異なる不純物の導入
工程により形成しているので、前記ベース領域２８Ａ、
前記低濃度のソース領域、ドレイン領域２４の夫々の不
純物濃度を最適値に設定し、Ｂｉ−０ＭＯ８の高速化を
図ることができると共に、電気的信頼性を向上すること
ができる。

また、前記ベース領域２８Ａは、前記サイドウオールス
ペーサ２５を形成した後に形成されるので、サイドウオ
ールスペーサ２５の形成時に生じる半導体基板表面（ベ
ースが形成されるべき半導体領域５Ａの表面）のエツチ
ングは問題とならない。すなわち、もし、ベース領域２
８Ａの形成がサイドウオールスペーサ２５の形成よりも
先行した場合、サイドウオールスペーサ２５の形成時に
そのベース領域２５Ａ表面がエツチングされ、ベース幅
の高精度な制御が不可能となる。しかしながら、本実施
例Ｉによれば、そのような問題点は必然的に解決され、
ベース幅の高精度制御が可能となる。従って、バイポー
ラトランジスタＱ１の高速化及び信頼性の向上をより一
層図ることができる。

更に、ベース領域２８Ａの不純物濃度よりも低濃度のソ
ース領域、ドレイン領域２１Ａ、２１Ｂ、２４はサイド
ウオールスペーサ２５によってマスクされているために
、ベース領域２８Ａ形成のための不純物２７の導入にあ
たって、新たな不純物導入用マスク（具体的にはフォト
レジスト膜）の形成を省略することができる。すなわち
、ベース領域２８Ａの形成は、ベース不純物導入用マス
クを使用することなく達成できる。従って、Ｂｉ−ＣＭ
Ｏ５のプロセスコストの低減が可能である。なお、必要
に応じてベース領域２８Ａ形成のために不純物導入用マ
スクを用いても良い。この場合、高精度のマスクパター
ン加工の必要はない。

［実施例■］ 本発明の実施例■の製造方法は、前記バイポーラトラン
ジスタＱ１に高速性が余り要求されず、前記エミッタ領
域４３及びベース領域２８Ａの接合深さが深くても良い
場合に、前記第１０図に示すｐチャネルＭＩＳＦＥＴＭ
Ｉの低濃度のソース領域、ドレイン領域２４を形成する
ためのマスク２２の形成工程及びｐ型不純物２３の導入
工程を省略する方法である。以下に、製造工程の一部を
説明する。

本実施例■の製造方法においては、前記第９図に示すｎ
チャネルＭＩＳＦＥＴＭ２．Ｍ１３、Ｍ１２の低濃度の
ソース領域、ドレイン領域２１Ａ、２１Ｂを形成する工
程の後、第２３図（要部断面図）に示すように、サイド
ウオールスペーサ２５．＠縁膜２６の夫々を形成し、こ
の後、不純物導入用マスクを用いないイオン打ち込みで
ｐ型不純物２７をｎ型ウェル領域５Ａ、５Ｂ及びｐ型ウ
ェル領域６Ａの夫々の主面部に導入する。この場合、前
Ｍｅ　Ｐ型不純物２７は、前記ｎチャネルＭＩＳＦＥＴ
Ｍ２、Ｍ１３、Ｍ１２のサイドウオールスペーサ２５の
下部の領域２１Ａ、２１Ｂにも少量拡散するが、この拡
散による実効的な不純物濃度の低下を補償するように、
前記低濃度のソース領域、ドレイン領域２１Ａ、２１Ｂ
のｎ型不純物濃度を予め高く設定しておけば良い、また
、Ｐ型不純物２７及びこの後の工程で導入されるｎ型不
純物（３３）を活性化するためのアニール工程では、ボ
ロン（Ｂ）とヒ素（Ａ　ｓ）との拡散速度の違いにより
　（ボロン（Ｂ）の拡散速度の方がヒ素（Ａｓ）の拡散
速度よりも速い）、前記低濃度のソース領域、ドレイン
領域２１Ａ、　２１Ｂの下までＰ型不純物２７が拡散す
るので、ｎチャネルＭＩＳＦＥＴＭ２、Ｍ２Ｓ、Ｍ１２
は、いわゆるｐポケット構造になる。前記ｐチャネルＭ
ＩＳＦＥＴＭ１の低濃度のソース領域、ドレイン領域２
８Ｂは、前記Ｐ型不純物２７の横方向の拡散により形成
されるので、同時に形成されるバイポーラトランジスタ
Ｑ１のベース領域２８Ａのｐ型不純物濃度よりも低くな
るため、ｐチャネルＭＩＳＦＥＴＭＩのソース領域、ド
レイン領域２８Ｂでの電界集中を充分に緩和することが
できる。

この後、前記実施例Ｉと同様に、前記第１３図乃至第１
９図に示す工程を行なう過程で、ｐチャネルＭＩＳＦＥ
ＴＭＩは実質的にＬＤＤ構造になり、本実施例■のＢｉ
−ＣＭＯ５−５ＲＡＭは完成する。

以上説明したように、本実施例■によれば、前記実施例
Ｉよりも更にプロセスコストを低減することができる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、本発明は、ｐｎｐバイポーラトランジスタとＭ
ＩＳＦＥＴ　（具体的にはｎチャネルＭＩＳＦＥＴ）と
を有する半導体集積回路装置に適用することもできる。

また、本発明は、Ｂｉ−ＣＭＯ３−ＤＲＡＭ、Ｂｉ−Ｃ
ＭＯ８・ゲートアレイ等にも適用できる。

〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る バイポーラトランジスタとＭＩＳＦＥＴとを有する半導
体集積回路装置の製造方法において、高速化及び電気的
信頼性の向上を図ると共に、プロセスコストの低減を図
ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例ＩのＢｉ−ＣＭＯ５・ＳＲＡ
Ｍの要部断面図、 第２図は、本発明が適用されるＢ　ｉ−ＣＭ　ＯＳ・Ｓ
ＲＡＭの要部回路図、 第３図は、前記第２図に示す回路図に対応する平面図、 第４図は１本発明が適用されるＢｉ−ＣＭＯ５・ＳＲＡ
Ｍの全体構成を示す平面図、 第５図乃至第１９図は、前記第１図に示すＢｉ−ＣＭＯ
５−ＳＲＡＭを製造上毎に示す要部断面図。 第２０図は、本発明の効果を具体的に説明するための要
部平面図、 第２１図は、前記第２０図のＸ−Ｘ線で切った断面図、 第２２図は、メモリセルアレイ部を示す要部平面図、 第２３図は、本発明の実施例■の製造工程の一部を示す
要部断面図である。 図中、１・・Ｐ−型半導体基板、　２　Ａ、２　Ｂ・・
・ｎ゛型埋込み層、３　Ａ、３　Ｂ　　・ｐ゛型埋込み
層、　４・・ｎ−型エピタキシャル層、　５Ａ、５Ｂ・
・・ｎ型ウェル領域、６Ａ、６Ｂ・・・ｎ型ウェル領域
、　７・・・チャネルストッパ領域、８・・・フィール
ド絶縁膜、１２・・・コレクタ引上げ領域、１３・ゲー
ト絶縁膜、　１５・・・ｎ゛型半導体領域、１６Ａ・・
・多結晶珪素膜、１６Ｂ・・・高融点シリサイド金属膜
、１７・・・ＩＩ！！、縁膜、１８Ａ　、１８Ｂ　、１
８Ｃ，１８Ｄ・ゲート電極、２１Ａ、２１Ｂ・・・ｎ−
型低濃度ソース領域、ドレイン領域、２４・・Ｐ−型低
濃度ソース領域。 ドレイン領域、２５・サイドウオールスペーサ、２６・
絶縁膜、３１Ａ、３１Ｂ・・ｎ゛型高濃度ソース領域、
ドレイン領域、３４Ａ・・・ｐ゛型高濃度ソース領域、
ドレイン領域、３４Ｂ・ベース引出し層、３５，４４．
４６・・層間絶縁膜、３９　　エミッタ引出し用電極、
４０Ａ・高抵抗負荷素子、４０Ｂ・・配線、４３・・・
エミッタ領域、４５・・電極、４７　　配線、４８・・
ファイナルパッシベーション膜である。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタ、及び該バイポーラトラン
   ジスタのベース領域と同一導電型の低濃度と高濃度のソ
   ース領域及びドレイン領域を備えたＭＩＳＦＥＴの夫々
   を有する半導体集積回路装置の製造方法において、前記
   ＭＩＳＦＥＴのゲート電極を形成する工程と、該ゲート
   電極に対して自己整合的に前記低濃度のソース領域及び
   ドレイン領域を形成する工程と、前記ゲート電極の側壁
   にサイドウォールスペーサを形成する工程と、前記低濃
   度のソース領域及びドレイン領域よりも不純物濃度が高
   い前記バイポーラトランジスタのベース領域を形成する
   と共に、該ベース領域と同一不純物濃度の半導体領域を
   前記サイドウォールスペーサに対して自己整合的に形成
   する工程と、前記高濃度のソース領域及びドレイン領域
   を前記サイドウォールスペーサに対して自己整合的に形
   成する工程とを備えたことを特徴とする半導体集積回路
   装置の製造方法。 ２、前記ベース領域、並びに前記高濃度のソース領域及
   びドレイン領域を、イオン打ち込み法で形成することを
   特徴とする前記請求項１に記載の半導体集積回路装置の
   製造方法。 ３、前記ベース領域を、前記高濃度のソース領域及びド
   レイン領域よりも低エネルギのイオン打ち込み法で形成
   することを特徴とする前記請求項２に記載の半導体集積
   回路装置の製造方法。 ４、前記ベース領域を、フォトレジスト膜を使用しない
   不純物の導入で形成することを特徴とする前記請求項１
   に記載の半導体集積回路装置の製造方法。 ５、バイポーラトランジスタ、及び該バイポーラトラン
   ジスタのベース領域と同一導電型の低濃度と高濃度のソ
   ース領域及びドレイン領域を備えたＭＩＳＦＥＴの夫々
   を有する半導体集積回路装置の製造方法において、前記
   ＭＩＳＦＥＴのゲート電極を形成する工程と、該ゲート
   電極の側壁にサイドウォールスペーサを形成する工程と
   、マスクを使用しない不純物の導入により、前記バイポ
   ーラトランジスタのベース領域を形成すると共に、前記
   サイドウォールスペーサの下に前記低濃度のソース領域
   及びドレイン領域を形成する工程と、前記高濃度のソー
   ス領域及びドレイン領域を前記サイドウォールスペーサ
   に対して自己整合的に形成する工程とを備えたことを特
   徴とする半導体集積回路装置の製造方法。 ６、前記サイドウォールスペーサの下部に形成された低
   濃度のソース領域及びドレイン領域の不純物濃度は、前
   記ベース領域の不純物濃度よりも低いことを特徴とする
   前記請求項５に記載の半導体集積回路装置の製造方法。 ７、バイポーラトランジスタ、及び該バイポーラトラン
   ジスタのベース領域と同一導電型のＭＩＳＦＥＴの夫々
   を有する半導体集積回路装置の製造方法において、前記
   ＭＩＳＦＥＴのゲート電極を形成する工程と、フォトレ
   ジスト膜を使用しない不純物の導入で、前記バイポーラ
   トランジスタのベース領域を形成すると共に、前記ゲー
   ト電極に対して自己整合的に前記ＭＩＳＦＥＴのソース
   領域及びドレイン領域を形成する工程とを備えたことを
   特徴とする半導体集積回路装置の製造方法。