JPS63280450A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

構造の異る複数種のトランジスタを同一基板に構成した
半導体集積回路装置に適用して有効な技術に関するもの
である。

〔従来技術〕

トランジスタには、ＭＩＳＦＥＴ、バイポーラトランジ
スタ等複数種ある０Ｍｌ５ＦＥＴは占有面積を小さくで
きるという特徴があり、バイポーラトランジスタ、特に
ＮＰＮバイポーラトランジスタは高速、高いドライバビ
リティを有するという特徴がある。そこで、これらＭＩ
ＳＦＥＴとＮＰＮバイポーラトランジスタを同一基板に
構成することにより、それぞれが有する特徴を活して高
集積で高速な集積回路を構成する技術が、例えば、日経
マグロウヒル社発行、日経エレクトロニクス。

１９８６年３月１０日号、ｐ１９９〜ｐ２１７に記載さ
れている。

〔発明が解決しようとする問題点〕

バイポーラトランジスタを用いることによって高速化が
図れるものの、入力インピーダンスが低いため消費電力
が増加し、また発熱量も増加する。

また、デジタル回路とアナログ回路を同一基板に構成し
た集積回路では、ＮＰＮバイポーラトランジスタに加え
て、ＰＮＰバイポーラトランジスタを設けることにより
、設計自由度の増加、機能の増加を図ることができるも
のの、そのＰＮＰ　トランジスタのコレクタ抵抗が高い
ため半導体集積回路装置の高速化を妨げる。

本発明の目的は、構造の異る複数種のトランジスタを同
一基板に構成した半導体集積回路装置において、高集積
化を図り、また電気的特性の向上を図ることにある。

本発明の他の目的は、ＭＩＳＦＥＴとＰＮＰバイポーラ
トランジスタを有する半導体集積回路装置の高速化を図
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＭＩＳＦＥＴと静電誘導トランジスタを同一
基板に設けて半導体集積回路装置を構成したものである
。

また、同一基板に構成されるＭＩＳＦＥＴのゲート電極
と、ＰＮＰバイポーラトランジスタのコレクタ電極を、
Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｐｔ等の高融点金属膜、前記高
融点金属のシリサイド膜で構成するかあるいは多結晶シ
リコン膜の上に前記高融点金属膜又はシリサイド膜を積
層して構成した２層膜とする。

〔作用〕

上述した手段によれば、ＭＩＳＦＥＴの占有面積が小さ
く、また静電誘導トランジスタの入力インピーダンスが
高く、かつドライバビリティが高いので、高集積で電気
的特性の優れた半導体集積回路装置を得ることができる
。

また、ＭＩＳＦＥＴのゲート電極及びＰＮＰバイポーラ
トランジスタのコレクタ電極の抵抗が低減されるので、
半導体集積回路装置の高速化を図ることができる。

〔発明の実施例！〕

次に、本発明の実施例Ｉを図面を用いて説明する。

第１図は、同一基板に構成されたＮチャネルＭＩＳＦＥ
Ｔ、ＰチャネルＭＩＳＦＥＴ及び静電誘導トランジスタ
の平面図であり、第１図の左図がＮチャネル及びＰチャ
ネルＭＩＳＦＥＴの平面図。

右図が静電誘導トランジスタの平面図である。

第２図の右図は第１図のＡ−Ａ切断線における断面図、
第２図の左図は第１図のＢ−Ｂ切断線における断面図で
ある。

なお、第１図は、ＭＩＳＦＥＴ及び静電誘導トランジス
タの構成を見易くするため、フィールド絶縁膜以外の絶
縁膜を図示していない。

第１図及び第２図において、ＮチャネルＭＩＳＦＥＴ、
ＰチャネルＭＩＳＦＥＴ及び静電誘導トランジスタは、
Ｐ°単結晶シリコンからなる基板１に構成されている。

基板１のＮチャネルＭＩＳＦＥＴを構成する領域にはＰ
°埋込み層ＰＢＬが形成され、ＰチャネルＭＩＳＦＥＴ
が構成される領域にはＮ１埋込み層ＮＢＬが形成されて
いる。基板１の表面には、Ｐ′″埋込み層ＰＢＬあるい
はＮ０埋込み層ＮＢＬのいずれかが形成される。これら
Ｐ゛埋込層Ｐ、ＢＬ及びＮ゛埋込層ＮＢＬの上すなわち
基板１上の全面にはエピタキシャル層が形成され、この
エピタキシャル層にＮチャネルＭＩＳＦＥＴを構成する
ためのＰ−ウェル領域４．ＰチャネルＭＩＳＦＥＴを構
成するためのＮ−ウェル領域３を形成している。前記エ
ピタキシャル層の表面を選択的に熱酸化して酸化シリコ
ン膜からなるフィールド絶縁膜５を形成している。この
フィールド絶縁膜５の下に素子分離を行うためのＰ型半
導体領域２を形成して、Ｎ°ウェル領域３とＰ゛ウェル
領域４の間を分離している。Ｐ型半導体領域２はＰ゛埋
込層ＰＢＬに達するように形成している。

ＮチャネルＭＩＳＦＥＴは、　ｐ−ウェル領域４の表面
の熱酸化による酸化シリコン膜からなるゲート絶縁膜６
ａ、ソース及びドレインのチャネル領域側の端部のＮ−
型半導体領域７Ａ、ソース、ドレインのＮ−型半導体領
域７Ａ以外の部分を構成しているＮ′″型半導体領域７
Ｂ、例えばＣＶＤによる多結晶シリコン膜８Ａとこの上
のＷ、Ｍｏ、Ｔａ。

Ｔｉ、Ｐｔ等の高融点金属のシリサイド膜８Ｂとからな
る２層膜で構成したゲート電極８とで構成している。ゲ
ート電極８は、前記高融点金属シリサイド膜８Ｂを前記
高融点金属としてこれを多結゛晶シリコン膜８Ａの上に
設けて構成してもよい。

また、ゲート電極８は、多結晶シリコン膜８Ａ一層のみ
で構成してもよく、また高融点金属シリサイド膜８Ｂ一
層のみで構成してもよい。また、前記高融点金属膜のみ
で構成してもよい、多結晶シリコン膜８Ａは１例えばイ
オン打込みによってＮ型不純物例えばリン又はヒ素が導
入されてＮ型となり、低抵抗になっている。ゲート電極
８の上面には例えばＣＶＤによる酸化シリコン膜９が形
成され、この側面及び高融点金属膜８Ｂ、多結晶シリコ
ン膜８Ａ夫々の側面に被着して例えばＣＶＤによる酸化
シリコン膜からなるサイドウオール１０が形成しである
。このサイドウオール１０でＮ１型半導体領域７Ｂのチ
ャネル領域側の端部を規定し、また例えばＣＶＤによる
多結晶シリコン膜からなるソース電極１２．ドレイン電
極１２をゲート電極８から絶縁している。前記ソース、
ドレイン電極１２は、ゲート絶縁膜６ａのゲート電極８
及びサイドウオール１０から露出する部分を除去して形
成した開口１１を通して、セルファライン（自己整合）
でＮ°型半導体領域７Ｂに接続している。ＮチャネルＭ
ＩＳＦＥＴのソース、ドレイン電極１２には１例えばイ
オン打込み等によってＮ型不純物例えばりン又はヒ素が
導入してあり、低抵抗化を図っている。基板１の上全面
すなわちソース、ドレイン電極１２を覆って例えばＣＶ
Ｄによる酸化シリコン膜とこの上にフォスフオシリケー
ドガラス（ＰＳＧ）膜を積層して構成した絶縁膜１４が
覆っている。絶縁膜１４のソース、ドレイン電極１２の
上の部分を選択的に除去して接続孔１３を形成し、この
接続孔１３を通して例えばスパッタによるアルミニウム
膜からなる配線１８がソース、ドレイン電極１２に接続
している。配線１８ａは、ＮチャネルＭＩＳＦＥＴのソ
ース領域であるＮ°型半導体領域７Ａ、Ｎ”型半導体領
域７Ｂに回路の接地電位Ｖｓｓ例えばＯＶを給電する。

配線１１ａは、またＰ°ウェル領域４の上の絶縁縁１４
．ゲート絶縁膜６ａを除去して形成した接続孔１３を通
してＰ−ウェル領域４に接続している。Ｐ−ウェル領域
４の配線１８ａが接続している表面には、後述するＰチ
ャネルＭＩＳＦＥＴのソース、ドレイン領域であるＰ０
型型半体領域１５と同一工程で形成したＰＩ型半導体領
域１６が形成しである。

配線１８ｂは、絶縁膜１４、酸化シリコン膜９を除去し
て形成した接続孔１３を通してゲート電極８に接続して
いる。配線ＩＪｌｄは、ＮチャネルＭＩＳＦＥＴのドレ
イン電極１２に接続孔１３を通して接続している。

Ｎ−ウェル領域３に設けられるＰチャネルＭＩＳＦＥＴ
は、ゲート絶縁８６ａ、ソース、ドレイン領域であるＰ
°型半導体領域１５．多結晶シリコン層８ＡとＷ、Ｍｏ
、Ｔａ、Ｔｉ、Ｐｔ等の高融点金属膜またはその高融点
金属のシリサイド膜８Ｂで構成したゲート電極８とで構
成しである。多結晶シリコン膜８Ａは１例えばイオン打
込みによってＰ型不純物例えばボロンが導入されてＰ型
にされ。

低抵抗になっている。ゲート電極８は、ＮチャネルＭＩ
ＳＦＥＴと同様に、前記高融点金属膜又はそのシリサイ
ド膜８Ｂのみの一層で構成してもよく、又は多結晶シリ
コン膜８Ａの上に前記高融点金属膜を積層して構成して
もよい、さらに、多結晶シリコン膜８Ａのみで構成して
もよい。ゲート絶縁膜６ａ、多結晶シリコン１１８Ａ、
高融点金属シリサイド膜８Ｂは、ＮチャネルＭＩＳＦＥ
Ｔのそれと同一工程で形成したものである。ただし。

多結晶シリコン膜８Ａの低抵抗化のためのイオン打込み
は異る。ゲート電極８の上面には例えばＣＶＤによる酸
化シリコン膜９が設けられ、また酸化シリコン膜９．高
融点金属シリサイド膜８Ｂ。

多結晶シリコン！１８Ａのそれぞれの側面にサイドウオ
ール１０が被着して形成しである。このサイドウオール
１０は、ＮチャネルＭＩＳＦＥＴのそれと同一工程で形
成される。Ｐ°型半導体領域１５の開口１１から露出す
る表面に１例えばＣＶＤによる多結晶シリコン膜からな
るソース、ドレイン電極１２がセルファラインで接続し
ている。このソース、ドレイン電極１２は、Ｎチャネル
ＭＩＳＦＥＴのソース、ドレイン電極１２と同一工程で
形成したものであるが、ＮチャネルＭＩＳＦＥＴのそれ
がＮ型多結晶シリコン膜からなるのに対して、Ｐチャネ
ルＭＩＳＦＥＴのそれはＰ型多結晶シリコン膜からなっ
ている。これは、イオン打込みで導入する不純物を変え
ることによって達成している。ＰチャネルＭＩＳＦＥＴ
のソース、ドレイン電極１２に配線１８ｃ、１１ｄが接
続孔１３を通して接続している。

配線１８ｃは、ソース領域であるＰ゛型半導体領域１５
に電源電位Ｖ　ｃ　ｃ例えば５ｖを給電する。配線１８
Ｃは、また、Ｎ”ウェル領域３の上の絶縁膜１４．ゲー
ト絶縁膜６ａを除去して形成した接続孔１３を通してＮ
°ウェル領域３に接続している。Ｎ−ウェル領域３の配
線１８ｃが接続している表面には、ＮチャネルＭＩＳＦ
ＥＴのＮ９型半導体領域７Ｂと同一工程で、Ｎ゛型半導
体領域１７を形成している。また、配線ｌａｄは、Ｐチ
ャネルＭＩＳＦＥＴのドレイン領域であるＰ００型半導
領域１５と、ＮチャネルＭＩＳＦＥＴのドレイン領域の
一部であるＮ０型半導体領域７Ｂとの間を接続して、そ
れらの出力端子となっている。

ＮチャネルＭＩＳＦＥＴ、Ｐチャネルｌ５ＦＥＴは、バ
イポーラトランジスタ等より占有面積が小さく、半導体
集積回路装置の高集積化を図る上で有効である。

次に、第１図及び第２図の右図に示している静電誘導ト
ランジスタの構成を説明する。

静電誘導トランジスタは、基板１の表面に形成したＮ′
″埋込み層ＮＢＬ、　　ドレイン領域としてのＮ。

ウェル領域３１例えばＣＶＤによる多結晶シリコン膜２
１ＡとＷ、Ｍｏ、Ｔａ、Ｔｉ、Ｐ　を等の高融点金属の
シリサイド膜２１Ｂとで構成したゲート電極２１．Ｐ’
型半導体領域からなるゲート２７、例えばＣＶＤによる
第２層目の多結晶シリコン膜からなるソース電極２２、
Ｎ＋埋込み層１９をＮ−ウェル領域３の表面に引出すた
めのＮ°型半導体領域工９とで構成している。Ｎ−ウェ
ル領域３の周囲はＰ型半導体領域２で囲まれ、Ｎ９埋込
み層ＮＢＬの周囲はＰ′″設込み層ＰＢＬで囲まれてい
る６ゲート電極２１は、前記高融点金属膜又はそれのシ
リサイド膜２１Ｂのみで構成してもよく、多結晶シリコ
ンｒＪ！！４２１Ａの上に前記高融点金属膜を積層して
構成してもよい。また、ゲート電極２１は、多結晶シリ
コン膜２１Ａのみで構成してもよい。ゲート電極２１は
、ＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴ
のゲート電極８と同一工程で形成したものである。ゲー
ト電極２１は、ゲート絶縁膜６ａを除去して形成した開
口１１を通してＰ°半導体領域２７（ゲート）の表面に
接続している。ゲート電極２１は、中央部が選択的に除
去されて開口となっており、Ｎ−ウェル領域３の表面を
露出するようになっている。多結晶シリコン膜２１Ａは
、例えばイオン打込みによってＰ型不純物例えばボロン
を導入してＰ型になっている。この多結晶シリコン膜２
ｉＡ内のＰ型不純物をＮ“ウェル領域３の表面に導入す
ることによりゲート（Ｐ゛型半導体領域）２７を形成し
ている。高融点金属シリサイド［２１Ｂの上面には例え
ばＣＶＤによる酸化シリコン膜９が形成してあり、この
酸化シリコン膜９、高融点金属膜２１Ｂ、多結晶シリコ
ン膜２１Ａ及びＮ゛ウェル領域３の表面に被着させてサ
イドウオール１０を形成している。酸化シリコン膜９及
びサイドウオール１０は、ＭＩＳＦＥＴのゲート電極８
の上面又は側面に設けられている酸化シリコン膜９又は
サイドウオール１０と同一工程で形成している。サイド
ウオール１０は、ゲート電極２１の全周に設けられ、ま
たゲート電極２１の前記中央部の開口した部分に設けら
れている。ソース電極２０は、サイドウオール１０及び
酸化シリコン膜９によってゲート電極２１から絶縁され
、またＮ°ウェル領域３のサイドウオール１０から露出
している表面に接続している。ソース電極２０は、Ｐチ
ャネルＭＩＳＦＥＴ、ＮチャネルＭＩＳＦＥＴのそれぞ
れのソース、ドレイン電極１２と同一工程で形成したも
のであり１例えばイオン打込みによってＮ型不純物例え
ばリン又はヒ素を導入してＮ型にされている。ソース電
極２０にアルミニウム配線１８ｅが、ゲート電極２１に
アルミニウム配線１８ｆが、Ｎ。

型半導体領域１９にアルミニウム配線１８ｇが、それぞ
れ絶縁膜１４と酸化シリコン膜６ａあるいは絶縁膜１４
と酸化シリコン膜９を除去して形成した接続孔１３を通
して接続している。

この静電誘導トランジスタは、ゲート電極２１に加える
信号によってゲート１８からＮ−ウェル領域３内へ延び
る空乏層ＤＥＰの延びを制御することにより、ソース電
極２０からＮ−ウェル領域３、Ｎ“埋込み層ＮＢＬ、Ｎ
”型半導体領域１９を通って流れるドレイン電流を変化
するようになっている。

静電誘導トランジスタは、入力インピーダンスが高く、
電流駆動能力も大きいので、例えばＣＰＵ（中央処理装
置）の入出力回路（インターフェイス）に用いると有効
である。

次に、前記同一基板に構成されるＰチャネルＭＩＳＦＥ
Ｔ、−ＮチャネルＭＩＳＦＥＴ、静電誘導トランジスタ
のそれぞれの製造工程を説明する。

第３図乃至第５図は、実施例Ｉの半導体集積回路装置の
製造工程における断面図であり、左図がＰチャネルＭＩ
ＳＦＥＴ、ＮチャネルＭＩＳＦＥＴが形成される領域、
右図が静電誘導トランジスタが形成される領域である。

第３図に示すように、基板１の表面に熱拡散、イオン打
込み等によってＮ型不純物例えばヒ素、リン、アンチモ
ン等を導入してＮ”埋込み層ＮＢＬ形成し、またＰ型不
純物を導入してＰ゛埋込層ＰＢＬを形成する。次に、基
板１の全面にエピタキシャル層を成長させ、このエピタ
キシャル層にイオン打込みによってＮ型不純物例えばリ
ンを導入しアニールしてＮ°ウェル領域３を形成する。

また、ＢＦ２を導入しアニールしてＰ°ウェル領域４を
形成する。次に、素子分離を行う上で必要な所定の領域
にイオン打込みによってＰ型不純物例えばＢＦ２を導入
して素子分離領域としてのＰ゛型半導体領域２を形成す
る。この後、エピタキシャル層の表面を選択的に熱酸化
して酸化シリコン膜からなるフィールド絶縁膜５を形成
する。次に、Ｎ−ウェル領域３及びＰ″ウェル領域４の
フィールド絶縁膜５から露出している表面を熱酸化して
酸化シリコン膜からなるゲート絶縁膜６ａを形成する０
次に。

静電誘導トランジスタ領域のドレイン引出し領域を露出
するパターンのレジスト膜からなるマスクをエピタキシ
ャル層上に形成し、イオン打込みによってＮ型不純物例
えばリンを導入しアニールしてＮ＋型半導体領域１９を
形成する。イオン打込みの後にレジスト膜からなるマス
クを除去する。次に、静電誘導トランジスタ領域のゲー
ト１８が設けられる領域のゲート絶縁膜６ａを除去して
Ｎ−ウェル領域３の表面を露出する。次に、エピタキシ
ャル層上の全面に例えばＣＶＤによって多結晶シリコン
膜８Ａ、２１Ａを形成する。多結晶シリコン膜８Ａ、２
１Ａは同一層の膜すなりち第１層目の多結晶シリコン膜
である。この同一層の多結晶シリコン膜８Ａ、２１Ａの
うち、ＰチャネルＭＩＳＦＥＴのゲート電極８の一部と
なる部分及び静電誘導トランジスタのゲート電極２１の
一部となる部分には１例えばレジスト膜からなるマスク
を使ったイオン打込みによってＰ型不純物例えばボロン
を導入してＰ型にする。レジスト膜からなるマスクは、
イオン打込みの後に除去する。また、同一層の多結晶シ
リコン膜８Ａ、２１Ａのうち、ＮチャネルＭＩＳＦＥＴ
のゲート電極８の一部となる部分に例えばレジスト膜か
らなるマスクを使ったイオン打込みによってＮ型不純物
例えばリン又はヒ素を導入してＮ型とする。レジスト膜
からなるマスクは、イオン打込みの後に除去する。次に
、ＣｖＤやスパッタによって多結晶シリコン膜８Ａ、２
１Ａの全上面にＷ、−Ｍｏ、Ｔａ、Ｔｉ、Ｐｔ等の高融
点金属膜８Ｂ、２１Ｂを形成する。高融点金属膜８Ｂと
２１Ｂは同一層の膜である。次に、例えばＣＶＤによっ
て高融点金属膜９Ｂ、２１Ｂの上に酸化シリコン膜９を
形成する。次に、レジスト膜からなるマスクを使った反
応性イオンエツチング（ＲＩ　Ｅ）によって順次、酸化
シリコン膜９、高融点金属１１１８Ｂ、２１Ｂ、多結晶
シリコン膜８Ａ、２１Ａをパターニングする。バターニ
ングが終った後、レジスト膜からなるマスクを除去する
０次に１例えばＡｒ雰囲気中でアニールして多結晶シリ
コン膜８Ａ、２１Ａと高融点金属膜８Ｂ、２１Ｂを反応
させて高融点金属シリサイド膜８Ｂ、２１Ｂを形成する
。このアニール時に、静電誘導トランジスタ領域におけ
る多結晶シリコン膜２１Ａから、それが被着しているＮ
−ウェル領域３内へＰ型不純物例えばボロンを拡散して
Ｐ３型型半体領域からなるゲート２７を形成する。

次に、ＮチャネルＭＩＳＦＥＴ領域以外をレジスト膜か
らなるマスクで覆い、このマスクから露出しているＮチ
ャネルＭＩＳＦＥＴ領域のＰ−ウェル領域４の表面へ、
ゲート電極８及び酸化シリコン膜９をマスクとしてイオ
ン打込みによってＮ型不純物例えばリンを導入してＮ°
型半導体領域７Ａを形成する。イオン打込みの後にレジ
スト膜からなるマスクを除去する。

次に、第４図に示すように、例えばＣＶＤによってエピ
タキシャル層の全上面に酸化シリコン膜を形成し、これ
をＲＩＥで酸化シリコン膜９が露出するまでエツチング
してサイドウオール１０を形成する。このとき、ゲート
絶縁膜６ａのゲート電極８．２１から露出する部分が除
去されてＮ−ウェル領域３、Ｐ”ウェル領域４の表面が
露出するので。

その露出した表面を熱酸化して、再度酸化シリコン膜か
らなる絶縁膜６ｂを形成する。次に、ＮチャネルＭＩＳ
ＦＥＴ領域と、Ｎ−ウェル領域３の配線１９ｃ（Ｖｃｃ
）が接続される表面部以外をレジスト膜からなるマスク
で覆い、ＮチャネルＭＩＳＦＥＴ領域のゲート電極８及
び酸化シリコン膜９をイオン打込みのマスクとして、Ｐ
−ウェル領域４の表面へイオン打込みによってＮ型不純
物例えばヒ素を導入してＮ°型半導体領域７Ｂを形成す
る。

このイオン打込み時に、Ｎ°ウェル領域３の配＃１１８
Ｃが接続される表面部にＮ″″半導体領域１７が形成さ
れる。このイオン打込みの後にレジスト膜からなるマス
クを除去する。次に、ＰチャネルＭＩＳＦＥＴＭ域とＰ
゛ウェル領域４の配置１１Ａ１８ａ　　（Ｖ　ｓ　ｓ　
）が接続される表面部以外をレジスト膜からなるマスク
で覆い、ＰチャネルＭＩＳＦＥＴのゲート電極８及びサ
イドウオール１０をイオン打込みのマスクとして、Ｎ−
ウェル領域３の表面へイオン打込みによってＰ型不純物
例えばボロンを導入してＰ゛型半専体領域１５を形成す
る。このイオン打込み時に、Ｐ°ウェル領域４の配線１
８ａが接続される表面部にＰ°半導体領域１６が形成さ
れる。イオン打込みの後にレジスト膜からなるマスクを
除去する。

次に、第５図に示すように、Ｎ１型半導体領域１９の上
をレジスト膜からなるマスクで覆った後、ＰチャネルＭ
ＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴのゲート絶縁膜
６ａのゲート電極８．サイドウオール１０から露出する
部分及び静電誘導トランジスタの絶縁膜６ｂのゲート電
極２１、サイドウオール１０から露出する部分をエツチ
ングしてＮ−ウェル領域３またはＰ−ウェル領域４の表
面を露出させる。

次に、例えばＣＶＤによってエピタキシャル層の全上面
に多結晶シリコン膜１２．２０を形成する。この多結晶
シリコン膜１２と多結晶シリコン膜２０は、同一層すな
わち第２層目の多結晶シリコン膜である。次に、多結晶
シリコン膜１２．２０のうち、例えばＰチャネルＭＩＳ
ＦＥＴ領域の部分をレジスト膜からなるマスクで覆った
後、イオン打込みによってＮ型不純物例えばリン、ヒ素
を多結晶シリコン膜１２．２０を導入してＮ型化する。

イオン打込みの後、レジスト膜からなるマスクは除去す
る。次に、多結晶シリコン膜１２．２０のうち、Ｎチャ
ネルＭＩＳＦＥＴ領域及び静電誘導トランジスタ領域の
部分をレジスト膜からなるマスクで覆った後、イオン打
込みによってＰ型不純物例えばボロンを導入してＰ型化
する。イオン打込みの後、レジスト膜からなるマスクは
除去する。次に、多結晶シリコン膜１２．２０の上に、
ソース、ドレイン電極１２ソース電極２０を形成するた
めのパターンのレジスト膜からなるマスクを形成し、こ
のマスクから露出する部分を例えばＲＩＥでエツチング
してパターニングする。

この後、第１図及び第２図に示した絶縁膜１４を例えば
ＣＶＤによって形成する。次に、レジスト膜からなるマ
スクを用いたエツチングによって、＃！縁膜１４と酸化
シリコン膜９又は絶縁膜１４とゲート絶縁膜６ａをエツ
チングしてそれぞれの接続孔１３を形成する。次に、例
えばスパッタによって絶縁膜１４上にアルミニウム膜を
形成し、これをレジスト膜からなるマスクを用いたエツ
チングによってバターニングして配線１８ａ〜１８ｇを
形成する。

以上、説明したように、本実施例によれば、ＲＯＭやＲ
ＡＭのメモリあるいはデコーダ等にＰチャネルＭＩＳＦ
ＥＴ、ＮチャネルＭＩＳＦＥＴを用いることによって高
集積化を図ることができ、また高速性、大きな電流駆動
能力が要求されるところに静電誘導トランジスタを用い
ることによって低消費電力で高速、高駆動力な半導体集
積回路装置を構成することができる。

また、ＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦ
ＥＴと静電誘導トランジスタの間において、それらの製
造工程の一部すなわちＮ゛埋込層ＮＢＬ、Ｐ”埋込み層
ＰＢＬ、素子分離のためのＰ型半導体領域２．Ｎ−ウェ
ル領域３、Ｐ−ウェル領域４、フィールド絶縁膜５、多
結晶シリコン膜８Ａ。

２１Ａ、高融点金属膜又は高融点金属シリサイド膜８Ｂ
、２１Ｂ、酸化シリコン膜９、サイドウオール１０を同
一工程で形成することができるので、製造工程の増加を
抑えて、高集積、高速、低消費電力な半導体集積回路装
置を形成することができる。

〔実施例■〕

第６図は、同一基板にＰチャネルＭＩＳＦＥＴ。

ＮチャネルＭＩＳＦＥＴ、ＰＮＰラテラルバイポーラト
ランジスタ（以下、単に、ＰＮＰ　トランジスタという
）を構成した半導体集積回路装置の断面図であり、左図
がＰチャネルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥＴを
構成した領域、右図がＰＮＰトランジスタを構成した領
域である。

ＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴは
、実施例Ｉのものと同じ構成になっている。

ＰＮＰトランジスタは、Ｎ°ウェル領域３に構成してあ
り、実質的な部分は、コレクタ領域としてのＰ゛型半導
体領域２７、ベース領域としてのＮ型半導体領域２２、
エミッタ領域としてのＰ°型半導体領域２３からなって
いる。実施例Ｉの静電誘導トランジスタのゲート電極２
１と同様に、コレクタ電極２１のＮ°ウェル領域３の上
の部分は中央部が開口されたパターンにされ、このコレ
クタ電極２１が接続しているＰ′″コレクタ領域２７も
中央を抜いたパターンになっている。Ｎ型ベース領域２
２は、リング状になっており、その周囲をＰ０型コレク
タ領域２７が接して囲んでいる。リング状になっている
Ｎ型ベース領域２４のその中央部にビニミッタ領域２３
を設けている。ベース領域としてのＮ型半導体領域２２
は。

Ｎ“ウェル領域、Ｎ゛埋込層ＮＢＬ、ベース引き出しと
してのＮ゛型半導体領域１９を通してＮ−ウェル領域３
の表面に引き出されている。エミッタ領域２３には、例
えばＣＶＤによる第２層目の多結晶シリコン膜からなる
エミッタ電極２０が、サイドウオール１０で規定された
接続孔２８を通して接続している。

エミッタ電極２０とコレクタ電極２１の間は、サイドウ
オール１０と酸化シリコン膜９で絶縁されている。

エミッタ領域２３の下にＮ０型半導体領域２４を設けて
、Ｐ′″エミッタ領域２３と、Ｎ“埋込み層ＮＢＬ、Ｐ
−基板１の三者の間で構成される寄生ＰＮＰ　トランジ
スタの電流増幅率り、ｅを低げるようにしている。

これにより、Ｐ°エミッタ領域２３からＮ−ウェル領域
３を通ってＮ”埋込み層ＮＢＬへ流れる寄生のベース電
流が少くなるので、寄生バイポーラトランジスタが動作
するのを防ぐことができる。

Ｐ゛コレクタ領域２７は、多結晶シリコン膜２１Ａから
のＰ型不純物例えばボロンの拡散によって形成したもの
である。Ｎ゛型半導体領域２４は、サイドウオール１０
、ＮチャネルＭＩＳＦＥＴのＮ′″半導体領域７Ｂ、Ｐ
チャネルＭＩＳＦＥＴのＰ゛型半導体領域１５を順次形
成し、ゲート絶縁膜６ａのサイドウオール１０及びゲー
ト電極８，２１から露出する部分を除去した後、多結晶
シリコン膜１２．２０を形成する以前に、サイドウオー
ル１０によって規定される接続孔２８からＮ゛ウェル領
域３ヘイオン打込みによってＮ型不純物例えばヒ素又は
リンを導入して形成する。このように、Ｎ１型半導体領
域２４は、Ｐ゛型エミッタ領域２３に対してセルファラ
インで形成することができる。Ｎ４半導体領域２４の形
成時には、ＰＮＰトランジスタ領域以外のＰチャネルＭ
ＩＳＦＥＴ％ＮチャネルＭＩＳＦＥＴ領域等はレジスト
膜からなるマスクで覆われる。なお、Ｎ１半導体領域２
４は形成しないようにしてもよい、Ｎ４半導体領域２４
を形成した後、ＰＮＰトランジスタのサイドウオール１
０によって規定される接続孔２８からＮ−ウェル領域３
ヘイオン打込み又は熱拡散によってＮ型不純物例えばヒ
素又はリンを拡散してＮ型ベース領域２２を形成する。

次に、接続孔２８を通してＰ型不純物例えばボロンをＮ
−ウェル領域３へ導入することにより、Ｐ＋エミッタ領
域２３を形成する。

この後、Ｎ°型半導体領域２４を形成するときに用いた
レジスト膜からなるマスクを除去する。エミッタ電極２
０は、ＰチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ及びＮチャネ
ルＭＩＳＦＥＴのソース、ドレイン電極１２と同一工程
で形成することができる。エミッタ電極２０がＰ型多結
晶シリコン膜からなるので、この内のＰ型不純物例えば
ボロンをＮ°ウェル領域３内へ拡散することにより、Ｐ
゛エミッタ領域２３を形成するようにしてもよい。

以上、説明したように、ＰＮＰトランジスタのコレクタ
電極２１に高融点金属膜又は高融点金属シリサイド膜２
１Ｂを用いることにより、そのコレクタ電極２１の低抵
抗化を図ることができるので、動作速度の高速化を図る
ことができる。

また、Ｐ３エミッタ領域２３の下にＮ゛型半導体領域２
４を設けることにより、Ｐ゛エミッタ領域２３からＮ−
ウェル領域３、Ｎ３埋込み層ＮＢＬへ流れ込む寄生ベー
ス電流が抑制されるので、寄生ＰＮＰ）−ランジスタが
動作するのを防止して、電気的特性の向上を図ることが
できる。

また、ＰＮＰ　トランジスタのＮ′″埋込み層ＮＢＬ、
Ｎ−ウェル領域３．多結晶シリコン膜２１Ａ、高融点金
属膜又は高融点金属シリサイド膜２１Ｂ、酸化シリコン
膜９、サイドウオール１０、エミッタ電極２０が、Ｐチ
ャネルＭＩＳＦＥＴ又はＮチャネルＭＩＳＦＥＴのＮ°
埋込み層ＮＢＬ、Ｎ−ウェル領域３、多結晶シリコン膜
８Ａ、高融点金属膜又は高融点金属シリサイド膜８Ｂ、
酸化シリコン膜９、サイドウオール１０、ソース、ドレ
イン電極１２と同一工程で形成することができるので、
製造１綿の増加を抑えて、同一基板にＮチャネルＭＩ　
５ＦＥＴ、ＰチャネルＭＩＳＦＥＴ、ＰＮＰトランジス
タを形成することができる。

〔実施例■〕

第７図は、同一基板に、ＮチャネルＭＩＳＦＥＴ、Ｐチ
ャネルＭＩＳＦＥＴ、ＮＰＮバイポーラトランジスタ（
以下、ＮＰＮ　トランジスタという）、静電誘導トラン
ジスタを構成した半導体集積回路装置の断面図であり、
左図がＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦ
ＥＴ領域の断面図、中央の図がＮＰＮ）−ランジスタ領
域の断面図、右図が静電誘導トランジスタ領域の断面図
である。

第７図において、ＰチャネルＭＩＳＦＥＴ、Ｎチャネル
Ｍ　Ｉ　Ｓ　ＦＥＴ及び静電誘導トランジスタの構造は
、実施例Ｉあるいは実施例■のものど同じ構造になって
いる。

ＮＰＮ　トランジスタは、Ｎ０埋込み層ＮＢＬ、コレク
タ領域としてのＮ−ウェル領域３、コレクタ引き出しと
してのＮ°°半導体領域１９、ベース領域としてのＰ°
°半導体領域２７．真性ベース領域としてのＰ−型半導
体領域２５、エミッタ領域としてのＮ゛型半導体領域２
６からなっている。

Ｐ゛型半導体領域２７にはベース電極２１が酸化シリコ
ン膜６ａを除去してなる開口６ａを通して接続し、Ｎ＋
型半導体領域（エミッタ）２６には、第２層目の多結晶
シリコン膜からなるエミッタ電極２０がサイドウオール
１０で規定された接続孔２８を通して接続している。ベ
ース電極２１は、実施例■の静電誘導トランジスタのゲ
ート電極２１及び実施例■のＰＮＰトランジスタのコレ
クタ電＋４１！２１と同様のパターン、すなわちベース
電極２１の中央部を開口したパターンになっている。Ｐ
″″型半導体領域２７はベース電極２１のＰ型多結晶シ
リコン膜２ＬＡの中のＰ型不純物例えばボロンをＮ−ウ
ェル領域３内へ拡散することによって形成（セルファラ
イン）したものである、したがって、ベース電極２１が
中央を開口したパターンになっているため、Ｐ９型型半
体領域２７も中央を抜いたようなリング状のパターンを
している。Ｐ−型真性ベース領域２５は、その周囲がＰ
“型半導体領域２７で囲まれている。Ｐ°型直真性ベー
ス領域２５．ベース電極２１を形成し、ＮチャネルＭＩ
ＳＦＥＴのＮ型半導体領域７Ａ、サイドウオール１０、
ＮチャネルＭＩＳＦＥＴのＮ３型半導体領域７Ｂ、Ｐチ
ャネルＭＩＳＦＥＴのＰＩ型半導体領域１５を順次形成
した後、第２層目の多結晶シリコン膜１２．２０を形成
する以前に、ＮＰＮトランジスタ領域のＮ”ウェル領域
８の接続孔２８から露出する表面へイオン打込みによっ
てＰ型不純物例えばボロンを導入して形成したものであ
る。このイオン打込み時において、ＰチャネルＭＩＳＦ
ＥＴ領域、ＮチャネルＭＩＳＦＥＴ領域はレジスト膜か
らなるマスクで覆う、また、このレジスト膜からなるマ
スクを使って、接続孔２８を通して、新に、Ｎ型不純物
例えばヒ素を導入することにより、Ｎ０型エミツタ領域
２６を形成する。このイオン打込みの後、前記レジスト
膜からなるマスクを除去する。なお。

エミッタ領域２６は、エミッタ電極２０がＮ型不純□物
例えばリン又はヒ素等を導入した第２層目の多結晶シリ
コン膜からなっているので、その中のＮ型不純物をＮ−
ウェル領域３内へ拡散することにより形成するようにし
てもよい、いずれにしても、Ｎ。

型エミッタ領域２６は、Ｐ゛型半導体領域２７、Ｐ′型
型性性ベース領域２５対してセルファラインで形成され
る。

ＮＰＮトランジスタは、電流駆動能力が大きいので、ワ
ード線ドライバー、センスアンプ等を構成するのに有効
である。

また、Ｎ′埋込み層ＮＢＬ、Ｎ−ウェル領域３、多結晶
シリコン膜２１Ａ、高融点金属膜又は高融点金属シリサ
イド膜２１Ｂ、酸化シリコン膜９、サイドウオール１０
、開口１１、第２層目多結晶シリコン膜２０のそれぞれ
がＮチャネルＭＩＳＦＥＴ、ＰチャネルＭＩＳＦＥＴ、
静電誘導トランジスタのそれらと同一工程で形成するこ
とができ、またＮ１型引き出し領域１９、Ｐ４型型半体
領域２７が静電誘導トランジスタのそれと同一工程で形
成できるので、製造工程の増加を抑えてＮＰＮトランジ
スタを形成することができる。

以上１本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

例えば、ＮチャネルＭＩＳＦＥＴ、ＰチャネルＭＩＳＦ
ＥＴ、静電誘導トランジスタ、ＰＮＰトランジスタ、Ｎ
ＰＮトランジスタのそれぞれのトランジスタを任意の組
み合せで形成することが可能である。

〔発明の効果〕

本願によって開示された発明のうち代表的なものの効果
を簡単に説明すれば１次のとおりである。

ＭＩＳＦＥＴと静電誘導トランジスタを同一基板に構成
して半導体集積回路装置を構成したことにより、ＭＩＳ
ＦＥＴの占有面積が小さく、また静電誘導トランジスタ
の入力インピーダンスが高く、かつ電流駆動能力が大き
いので、高集積で電気的特性の優れた半導体集積回路装
置を得ることができる。

また、前記ＭＩＳＦＥＴと静電誘導トランジスタの一部
を同一工程で形成することができるので、製造工程の増
加を抑えて、ＭＩＳＦＥＴと静電誘導トランジスタを同
一基板に形成することができる。

同一基板の上にＭＩＳＦＥＴとＰＮＰ　トランジスタを
棉成し、このＭＩＳＦＥＴのゲート電極とＰＮＰトラン
ジスタのコレクタ電極を、ＷｌＭｏ、Ｔａ、Ｔｉ、Ｐｔ
等の高融点金属膜、前記高融点金属のシリサイド膜で構
成するかあるいは多結晶シリコン膜の上に前記高融点金
属膜又はシリサイド膜を積層して構成した２層膜とした
ことにより、前記ゲート電極及びコレクタ電極の低抵抗
化を図ることができるので、ＭＩＳＦＥＴとＰＮＰトラ
ンジスタを有する半導体集積回路装置の高速化を図るこ
とができる。

また、前記ＭＩＳＦＥＴとＰＮＰ　トランジスタの一部
が同一工程で形成することができるので、製造工程の増
加を抑えてそれらＭＩＳＦＥＴとＰＮＰトランジスタを
同一基板に形成する二とができる。

【図面の簡単な説明】

第１図は、実施例！の同一基板に構成されたＮチャネル
ＭＩＳＦＥＴ、ＰチャネルＭＩＳＦＥＴ及び静電誘導ト
ランジスタの平面図、 第２図は、第１図に示した半導体集積回路装置の断面図
であり、右図が第１図の右図のＡ−Ａ切断線における断
面図、左図が第１図の左図のＢ−Ｂ切断線における断面
図。 第３図乃至第５図は、実施例Ｉの半導体集積回路装置の
製造工程における断面図、 第６図は、実施例■における同一基板に構成したＰチャ
ネルＭＩＳＦＥＴ、ＮチャネルＭＩＳＦＥＴ、ＰＮＰト
ランジスタの断面図。 第７図は、実施例■における同一基板に構成したＰチャ
ネルＭＩＳＦＥＴ、ＮチャネルＭＩＳＦＥＴ、ＮＰＮト
ランジスタ、静電誘導トランジスタの断面図である。 １・・・基板、２・・・Ｐ型半導体領域、ＮＢＬ・・・
Ｎ゛埋込層、ＰＢＬ・・・Ｐ０埋込み層、３・・・Ｎ°
ウェル、４・・・Ｐ−ウェル、５・・・フィールド絶縁
膜、６ａ、６ｂ、９．１４・・・絶縁膜、７Ａ、７Ｂ、
１５・・・ソース、ドレイン、８・・・ゲート電極、２
１・・・ゲート電極又はコレクタ電極又はベース電極、
８Ａ、２１Ａ・・・多結晶シリコン膜、８Ｂ、２１Ｂ・
・・高融点金属膜又は高融点金属シリサイド膜、１０・
・・サイドウオール、１１・・・開口、１２．２０・・
・第２層目多結晶シリコン膜、１３・・・接続孔、１６
・・・Ｐ”半導体領域、１７・・・Ｎ０半導体領域、１
８・・・Ｐ°ベース、２５・・・Ｐ°真性ベース、２６
・・・Ｎ゛エミツタ１９・・・Ｎ１半導体領域、２２・
・・Ｎ型ベース、２３・・・Ｐ゛エミツタ２４・・・Ｎ
゛半導体領域、２７・・・Ｐ゛ゲート２８・・・接続孔
。

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳＦＥＴと静電誘導トランジスタを同一基板に
   設けたことを特徴とする半導体集積回路装置。 ２、前記静電誘導トランジスタのゲート電極は、前記Ｍ
   ＩＳＦＥＴのゲート電極と同一工程で形成したものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、前記静電誘導トランジスタ及びＭＩＳＦＥＴのゲー
   ト電極は、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｐｔ等の高融点金属
   またはそれら高融点金属のシリサイド膜で構成するかあ
   るいは多結晶シリコン層の上にＷ、Ｍｏ、Ｔｉ、Ｔａ、
   Ｐｔ等の高融点金属またはそれら高融点金属のシリサイ
   ド膜を積層した２層膜で構成したものであることをを特
   徴とする特許請求の範囲第１項記載の半導体集積回装置
   。 ４、前記静電誘導トランジスタの基板の表面に設けたゲ
   ートは、前記ゲート電極内の不純物を拡散して形成した
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ５、前記静電誘導トランジスタのソース電極は、前記ゲ
   ート電極に対してサイドウォールで規定されセルフアラ
   インで基板に接続することを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ６、前記静電誘導トランジスタのソース電極は、ＭＩＳ
   ＦＥＴのソース領域及びドレイン領域にセルフアライン
   で接続するソース電極及びドレイン電極と同一工程で形
   成したものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ７、前記ＭＩＳＦＥＴは、ＰチャネルＭＩＳＦＥＴとＮ
   チャネルＭＩＳＦＥＴからなる相補型ＭＩＳＦＥＴであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ８、ＭＩＳＦＥＴとＰＮＰバイポーラトランジスタを同
   一基板に設けた半導体集積回路装置であって、前記ＰＮ
   Ｐバイポーラトランジスタのコレクタ電極及びＭＩＳＦ
   ＥＴのゲート電極が、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｐｔ等の
   高融点金属膜、前記高融点金属のシリサイド膜で構成す
   るかあるいは多結晶シリコン膜の上に前記高融点金属膜
   又はシリサイド膜を積層して構成した２層膜からなるこ
   とを特徴とする半導体集積回路装置。 ９、前記ＰＮＰバイポーラトランジスタは、ラテラルト
   ランジスタであることを特徴とする特許請求の範囲第８
   項記載の半導体集積回路装置。 １０、前記ＰＮＰバイポーラトランジスタのコレクタ電
   極は、前記ＭＩＳＦＥＴのゲート電極と同一工程で形成
   したものであることを特徴とする特許請求の範囲第８項
   記載の半導体集積回路装置。 １１、前記ＰＮＰトランジスタのコレクタ領域は、前記
   コレクタ電極から不純物を拡散して形成したものである
   ことを特徴とする特許請求の範囲第８項記載の半導体集
   積回路装置。 １２、前記ＰＮＰトランジスタのエミッタ電極は、前記
   コレクタ電極に対してサイドウォールで規定されてセル
   フアラインでエミッタ領域に接続していることを特徴と
   する特許請求の範囲第８項記載の半導体集積回路装置。 １３、前記ＰＮＰトランジスタのエミッタ電極は、第２
   層目の多結晶シリコン膜からなりＭＩＳＦＥＴのソース
   領域及びドレイン領域にセルフアラインで接続するソー
   ス電極及びドレイン電極と同一工程で形成したものであ
   ることを特徴とする特許請求の範囲第８項記載の半導体
   集積回路装置。 １４、前記ＰＮＰバイポーラトランジスタのベース領域
   は、コレクタ領域及びエミッタ領域に対してセルフアラ
   インで形成されていることを特徴とする特許請求の範囲
   第８項記載の半導体集積回路装置。 １５、前記ＰＮＰトランジスタは、エミッタ領域の下に
   そのトランジスタを構成している基板またはウェル領域
   と同一導電型で高い不純物濃度を有する半導体領域を設
   けていることを特徴とする特許請求の範囲第８項記載の
   半導体集積回路装置。 １６、前記ＭＩＳＦＥＴは、ＰチャネルＭＩＳＦＥＴと
   ＮチャネルＭＩＳＦＥＴからなる相補型ＭＩＳＦＥＴで
   あることを特徴とする特許請求の範囲第８項記載の半導
   体集積回路装置。