JPH03295239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03295239A JPH03295239A JP9738190A JP9738190A JPH03295239A JP H03295239 A JPH03295239 A JP H03295239A JP 9738190 A JP9738190 A JP 9738190A JP 9738190 A JP9738190 A JP 9738190A JP H03295239 A JPH03295239 A JP H03295239A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要）
多層配線構造をとる半導体装置の製造方法に関し、
均一な厚さの層間絶縁製を形成して配ａ層のカバレッジ
を良好にすることを目的とし、配線層をパターニング形
成された半導体基板上に層間絶縁製とするための第１の
ガラス層を形成し、更にその上に第１のガラス層よりも
研磨速度を速く設定された、層間絶縁膜とするための第
２のガラス層を形成する工程と、第２のガラス層を研磨
して表面を平坦化する工程とを含む。
を良好にすることを目的とし、配線層をパターニング形
成された半導体基板上に層間絶縁製とするための第１の
ガラス層を形成し、更にその上に第１のガラス層よりも
研磨速度を速く設定された、層間絶縁膜とするための第
２のガラス層を形成する工程と、第２のガラス層を研磨
して表面を平坦化する工程とを含む。
（産業上の利用分野〕
本発明は、多層配線構造をとる半導体装置の製造方法に
関する。
関する。
近年はＬＳＩの集積化が要求されており、これに伴って
配線層としては多層配線構造が用いられている。この場
合、上層配線層になる楔下地層の凹凸の影響でそのカバ
レッジが悪くなり、これを防止するために、通常、配線
層をパターニング形成して層間絶縁製を堆積した後にそ
の表面を平坦化する必要がある。
配線層としては多層配線構造が用いられている。この場
合、上層配線層になる楔下地層の凹凸の影響でそのカバ
レッジが悪くなり、これを防止するために、通常、配線
層をパターニング形成して層間絶縁製を堆積した後にそ
の表面を平坦化する必要がある。
第３図は従来方法の一例の製造工程図を示す。
同図（Ａ）において、半導体基板１上にアルミニウム等
の配線層２をパターニング形成し、ＰＳＧ（ｐｈｏｓｐ
ｈｏ ５ｉｌｉｃａｔｅ ｇｌａｓｓ）等の層間絶縁
膜３を堆積する。次に同図（Ｂ）に示す如く、表面にＳ
ＯＧ （ｓｐｉｎ ｏｎ ａｌａｓｓ）等の埋込み層
４をスピンコード形成し、これを熱処理によって固める
。続いて同図（Ｃ）に示す如く、異方性エツチングによ
ってエッチバックして表面を平坦化しくコントロールエ
ツチング）、平坦化した表面に更に２層目の配線層（図
示せず）をパターニング形成する。
の配線層２をパターニング形成し、ＰＳＧ（ｐｈｏｓｐ
ｈｏ ５ｉｌｉｃａｔｅ ｇｌａｓｓ）等の層間絶縁
膜３を堆積する。次に同図（Ｂ）に示す如く、表面にＳ
ＯＧ （ｓｐｉｎ ｏｎ ａｌａｓｓ）等の埋込み層
４をスピンコード形成し、これを熱処理によって固める
。続いて同図（Ｃ）に示す如く、異方性エツチングによ
ってエッチバックして表面を平坦化しくコントロールエ
ツチング）、平坦化した表面に更に２層目の配線層（図
示せず）をパターニング形成する。
〔発明が解決しようとする課題］
ところで、配線層パターンはデバイスの設計に応じて第
４図に示すように密及び粗に形成されることがある。同
図（Ａ）において、密の部分の配線層２＋ 、２２．２
３及び粗の部分の配線層２゜の表面に層間絶縁膜（ＰＳ
Ｇ）３を形成し、続いて同図（Ｂ）において、その表面
に埋込層（ＳＯＧ）４をスピンコードする。この場合、
同図（Ｂ）に示す如く、特に密の部分における埋込層（
ＳＯＧ）４は粗の部分よりも薄く形成される傾向にあり
、埋込１４の表面において密の部分と粗の部分とでは大
きな段差がついてしまう。
４図に示すように密及び粗に形成されることがある。同
図（Ａ）において、密の部分の配線層２＋ 、２２．２
３及び粗の部分の配線層２゜の表面に層間絶縁膜（ＰＳ
Ｇ）３を形成し、続いて同図（Ｂ）において、その表面
に埋込層（ＳＯＧ）４をスピンコードする。この場合、
同図（Ｂ）に示す如く、特に密の部分における埋込層（
ＳＯＧ）４は粗の部分よりも薄く形成される傾向にあり
、埋込１４の表面において密の部分と粗の部分とでは大
きな段差がついてしまう。
このため、異方性エツチングによってエッチバックを行
なった場合、特に、配線層が密で埋込層４が薄い部分に
おける層間配線１ｌＩ３の厚さが薄くなり過ぎてしまい
、この状態で２層目の配線層を形成すると下層の配線層
との間で不良を起し易くなる問題点があった。
なった場合、特に、配線層が密で埋込層４が薄い部分に
おける層間配線１ｌＩ３の厚さが薄くなり過ぎてしまい
、この状態で２層目の配線層を形成すると下層の配線層
との間で不良を起し易くなる問題点があった。
それを避けるためにエッチバックを少なくすると、粗の
部分の配線層２０上の層間絶縁膜３が厚くなるために例
えば第５図に示すようにコンタクトホール６を形成して
２層目の配線層７を形成すると、コンタクトホール６の
部分で配線層７のカバレッジが悪くなる等の問題点があ
った。
部分の配線層２０上の層間絶縁膜３が厚くなるために例
えば第５図に示すようにコンタクトホール６を形成して
２層目の配線層７を形成すると、コンタクトホール６の
部分で配線層７のカバレッジが悪くなる等の問題点があ
った。
、このような層間絶縁膜の厚さの差による不良を防ぐた
めに第５図に示すうように層間絶縁膜（ＰＳＧ）３を厚
く形成することも考えられるが、密の部分における隣り
合う配線層２＋ 、２２ 。
めに第５図に示すうように層間絶縁膜（ＰＳＧ）３を厚
く形成することも考えられるが、密の部分における隣り
合う配線層２＋ 、２２ 。
２３の間に層間絶縁Ｉｌ！ｉ１３が形成されない部分つ
まり空隙５を生じてしまい、後工程で処理液が浸透した
り、又、２層目の配線層７を形成した場合にこの空隙に
２層目配ＩＩ層が入り込んで下層配線層との間で不良を
起し易くなる。
まり空隙５を生じてしまい、後工程で処理液が浸透した
り、又、２層目の配線層７を形成した場合にこの空隙に
２層目配ＩＩ層が入り込んで下層配線層との間で不良を
起し易くなる。
また、空隙を生じさせない絶縁膜の堆積方法として、い
わゆる層間絶縁膜のいわゆる肩の部分をスパッタエツジ
しながらデポジションする方法があるが、これも、粗の
部分の上の絶縁膜は密の部分に比べ厚くなってしまい堆
積のコン［−ロールが難しい。
わゆる層間絶縁膜のいわゆる肩の部分をスパッタエツジ
しながらデポジションする方法があるが、これも、粗の
部分の上の絶縁膜は密の部分に比べ厚くなってしまい堆
積のコン［−ロールが難しい。
本発明は、均一な斥さの層間絶縁膜を形成して配線層の
カバレッジを良好にできる半導体装置の製造方法を提供
することを目的とする。
カバレッジを良好にできる半導体装置の製造方法を提供
することを目的とする。
上記問題点は、配線層をパターニング形成された半導体
基板上に層間絶縁膜とする第１のガラス層を形成し、更
にその上に第１のガラス層よりも研磨速度を速く設定さ
れた、層間絶縁膜とするための第２のガラス層を形成す
る工程と、第２のガラス層を研磨して表面を平坦化する
工程とを含むことを特徴とする半導体装置の製造方法に
よって解決される。
基板上に層間絶縁膜とする第１のガラス層を形成し、更
にその上に第１のガラス層よりも研磨速度を速く設定さ
れた、層間絶縁膜とするための第２のガラス層を形成す
る工程と、第２のガラス層を研磨して表面を平坦化する
工程とを含むことを特徴とする半導体装置の製造方法に
よって解決される。
（作用）
第２のガラス層の研磨速度が第１のガラス層の研磨速度
よりも速くなるように設定しであるので、研摩の際、第
１のガラス層がマスク（ストッパ）として働くことにな
る。この場合、配線層が密に形成された部分において第
２のガラス層が薄く形成されていても第１のガラス層が
マスク（ストッパ）となってその表面で研磨が進まなく
なるので、配線層の密の部分及び粗の部分における第１
のガラス層の厚さを略均−にできる。従って、従来例の
ように密の部分における層間絶縁膜の厚さが薄くなり過
ぎるというようなことはなくなる。
よりも速くなるように設定しであるので、研摩の際、第
１のガラス層がマスク（ストッパ）として働くことにな
る。この場合、配線層が密に形成された部分において第
２のガラス層が薄く形成されていても第１のガラス層が
マスク（ストッパ）となってその表面で研磨が進まなく
なるので、配線層の密の部分及び粗の部分における第１
のガラス層の厚さを略均−にできる。従って、従来例の
ように密の部分における層間絶縁膜の厚さが薄くなり過
ぎるというようなことはなくなる。
第１図は本発明の第１実施例の製造工程図を示す。同図
（Ａ）において、半導体基板１上にアルミニウム等の配
線層２０〜２３を例えば１μｍの厚さにバターニング形
成し、ＰＳＧ等の層間絶縁膜（第１のガラスＩＩ）３を
例えば０．８μｍの厚さに堆積する。次に同図（Ｂ）に
示す如く、表面にＳＯＧの埋込ＩＩ（第２のガラスｌ！
り４をスピンコード形成し、例えば４００℃〜４５０℃
の窒素ガス中で３０分間熱処理を行なって埋込ｌＩ４を
固める。
（Ａ）において、半導体基板１上にアルミニウム等の配
線層２０〜２３を例えば１μｍの厚さにバターニング形
成し、ＰＳＧ等の層間絶縁膜（第１のガラスＩＩ）３を
例えば０．８μｍの厚さに堆積する。次に同図（Ｂ）に
示す如く、表面にＳＯＧの埋込ＩＩ（第２のガラスｌ！
り４をスピンコード形成し、例えば４００℃〜４５０℃
の窒素ガス中で３０分間熱処理を行なって埋込ｌＩ４を
固める。
続いて同図（Ｃ）に示す如く、例えば０．５％〜１．０
％の濃度のフッ酸を用いて表面を研磨して平坦化する。
％の濃度のフッ酸を用いて表面を研磨して平坦化する。
このとき、埋込層（ＳＯＧ）４の研磨速度は、一般に、
スピンコードする際にＳＯＧがどれだけ水を含んでいる
かで自由に調整することが可能である。そこで、ＳＯＧ
の水の含有量を調整して埋込層（ＳＯＧ）４の研磨速度
が層間絶縁１１ （ＰＳＧ）３の研磨速度よりも速くな
るように設定しておく。これにより、上記研磨の際、層
間絶縁膜（ＰＳＧ）３がマスク（ストッパ）とじて働く
ことになり、同図（Ｃ）に示すように層間絶縁膜３の厚
さを略均−に形成できる。即ち、同図（Ｂ）に示す如く
、配線層２＋、２２．２３のように密の部分における埋
込層４が配線層２゜のように粗の部分における埋込１４
よりも薄く形成されていても、上記のように層間絶縁ｗ
Ａ３と埋込層４とで研磨速度を異ならしめておけば密の
部分の層間絶縁ｌｌ１３の表面で研磨が進まなくなり、
従って、密の部分及び粗の部分における層間絶縁膜３の
厚さを略均−にできる。
スピンコードする際にＳＯＧがどれだけ水を含んでいる
かで自由に調整することが可能である。そこで、ＳＯＧ
の水の含有量を調整して埋込層（ＳＯＧ）４の研磨速度
が層間絶縁１１ （ＰＳＧ）３の研磨速度よりも速くな
るように設定しておく。これにより、上記研磨の際、層
間絶縁膜（ＰＳＧ）３がマスク（ストッパ）とじて働く
ことになり、同図（Ｃ）に示すように層間絶縁膜３の厚
さを略均−に形成できる。即ち、同図（Ｂ）に示す如く
、配線層２＋、２２．２３のように密の部分における埋
込層４が配線層２゜のように粗の部分における埋込１４
よりも薄く形成されていても、上記のように層間絶縁ｗ
Ａ３と埋込層４とで研磨速度を異ならしめておけば密の
部分の層間絶縁ｌｌ１３の表面で研磨が進まなくなり、
従って、密の部分及び粗の部分における層間絶縁膜３の
厚さを略均−にできる。
従って、異方性エツチングによるエッチバックによって
平坦化していた従来例のように密の部分における層間絶
縁膜３が薄くなり過ぎる、あるいは粗の部分の層間絶縁
Ｉ！ＩＩ３が厚くなり力バレツジ不良を起こすというよ
うなことは起らなくなり、２Ｎ目の配線層を形成しても
特に不良を生じるようなことはない。又、特に層間絶縁
膜３を厚く形成する必要もないので、第５図を用いて説
明したような問題点を生じることはない。
平坦化していた従来例のように密の部分における層間絶
縁膜３が薄くなり過ぎる、あるいは粗の部分の層間絶縁
Ｉ！ＩＩ３が厚くなり力バレツジ不良を起こすというよ
うなことは起らなくなり、２Ｎ目の配線層を形成しても
特に不良を生じるようなことはない。又、特に層間絶縁
膜３を厚く形成する必要もないので、第５図を用いて説
明したような問題点を生じることはない。
なお、第１図＜Ａ）において層間絶縁膜３の表面にプラ
ズマＣＵＤ法によって窒化シリコン膜を形成しておけば
、同図（Ｃ）の段階における研磨時に層間絶縁膜３に与
えるダメージを少なくすることができる。
ズマＣＵＤ法によって窒化シリコン膜を形成しておけば
、同図（Ｃ）の段階における研磨時に層間絶縁膜３に与
えるダメージを少なくすることができる。
第２図は本発明の第２実施例の製造工程図を示す。同図
（Ａ）において、半導体基板１上にアルミニウム等の配
線層２０〜２３を例えば１μｍの厚さに形成し、ＰＳＧ
等の層間絶縁膜１０を例えば０１μＴｒＬ〜０．２μｍ
の厚さに堆積する。一般に、ＰＳＧは薄く成長する場合
には比較的カバレッジ良好に成長でき、第２実施例はこ
の性質を利用している。
（Ａ）において、半導体基板１上にアルミニウム等の配
線層２０〜２３を例えば１μｍの厚さに形成し、ＰＳＧ
等の層間絶縁膜１０を例えば０１μＴｒＬ〜０．２μｍ
の厚さに堆積する。一般に、ＰＳＧは薄く成長する場合
には比較的カバレッジ良好に成長でき、第２実施例はこ
の性質を利用している。
次に同図（Ｂ）に示す如く、表面にＳＯＧの埋込層４を
スピンコード形成し、例えば４００℃〜４５０℃の窒素
ガス中で３０分間熱処理を行なって埋込層４を固める。
スピンコード形成し、例えば４００℃〜４５０℃の窒素
ガス中で３０分間熱処理を行なって埋込層４を固める。
続いて第１実施例と同様に、埋込層４の研磨速度が層間
絶縁ｓｉｏの研磨速度よりも速くなるように設定してお
き、同図（Ｃ）にホすように研磨を行なって層間絶縁膜
１ｏの厚さが略均−となるようにする。このままでは層
間絶縁膜１０の厚さが薄過ぎて層間絶縁をとることがで
きないので、同図（Ｄ）に示すように層間絶縁膜１０の
表面にＰＳＧの層間絶縁膜１１を形成する。この第２実
施例では、第１実施例で説明した効果の他、特に密の部
分の配線層２１〜２３の間隔が非常に狭い場合に前述の
ような空隙を生じることなく層間絶縁膜１０．１１の厚
さを略均−にできる効果を有する。
絶縁ｓｉｏの研磨速度よりも速くなるように設定してお
き、同図（Ｃ）にホすように研磨を行なって層間絶縁膜
１ｏの厚さが略均−となるようにする。このままでは層
間絶縁膜１０の厚さが薄過ぎて層間絶縁をとることがで
きないので、同図（Ｄ）に示すように層間絶縁膜１０の
表面にＰＳＧの層間絶縁膜１１を形成する。この第２実
施例では、第１実施例で説明した効果の他、特に密の部
分の配線層２１〜２３の間隔が非常に狭い場合に前述の
ような空隙を生じることなく層間絶縁膜１０．１１の厚
さを略均−にできる効果を有する。
なお、前述の各実施例では層間絶縁Ｒ３，１０としてＰ
ＳＧ、埋込層４としてＳＯＧを用いたが、本発明はこれ
に限定されるものではなく、層間絶縁膜３．１０として
酸化シリコン、埋込層４としてＳＯＧを用いた組合せの
他、層間絶縁膜３１０として酸化シリコン、埋込！ｔ４
としてＰＳＧを用いた組合せとしてもよい。
ＳＧ、埋込層４としてＳＯＧを用いたが、本発明はこれ
に限定されるものではなく、層間絶縁膜３．１０として
酸化シリコン、埋込層４としてＳＯＧを用いた組合せの
他、層間絶縁膜３１０として酸化シリコン、埋込！ｔ４
としてＰＳＧを用いた組合せとしてもよい。
以上説明した如く、本発明によれば、研磨速度の遅い第
１のガラス層及び研摩速度が速い第２のガラス層を層間
絶縁膜として形成して第２のガラス層を研磨して平坦化
しているため、特に、配線層が密に形成された部分にお
いて第２のガラス層が薄く形成されていても、第１のガ
ラス層の表面で研磨が進まなくなり、配線層の密の部分
及び粗の部分における第１のガラス層の厚さを略均−に
形成できる。従って、従来例のように２層目配線層との
不良を生じることもなく、又、従来例のように層間絶縁
膜を厚く形成する必要もないので２層目以上の配線層の
カバレッジを良好にできる。
１のガラス層及び研摩速度が速い第２のガラス層を層間
絶縁膜として形成して第２のガラス層を研磨して平坦化
しているため、特に、配線層が密に形成された部分にお
いて第２のガラス層が薄く形成されていても、第１のガ
ラス層の表面で研磨が進まなくなり、配線層の密の部分
及び粗の部分における第１のガラス層の厚さを略均−に
形成できる。従って、従来例のように２層目配線層との
不良を生じることもなく、又、従来例のように層間絶縁
膜を厚く形成する必要もないので２層目以上の配線層の
カバレッジを良好にできる。
第１図は本発明の第１実施例の製造工程図、第２図は本
発明の第２実施例の製造工程図、第３図は従来の一例の
製造工程図、 第４図は埋込層表面に生じた段差を説明する図、第５図
は層間絶縁膜を厚く形成した場合に生じる問題点を説明
する図である。 ２０は粗の部分の配線層、 ２１〜２３は密の部分の配ｓｉｔｍ。 ３．１０．１１はＰＳＧ等の層間絶縁膜（第１のガラス
層）、 ４はＳＯＧ等の埋込ｌｉ（第２のガラス層）を示す。
発明の第２実施例の製造工程図、第３図は従来の一例の
製造工程図、 第４図は埋込層表面に生じた段差を説明する図、第５図
は層間絶縁膜を厚く形成した場合に生じる問題点を説明
する図である。 ２０は粗の部分の配線層、 ２１〜２３は密の部分の配ｓｉｔｍ。 ３．１０．１１はＰＳＧ等の層間絶縁膜（第１のガラス
層）、 ４はＳＯＧ等の埋込ｌｉ（第２のガラス層）を示す。
Claims (1)
- 【特許請求の範囲】 配線層（２＿０〜２＿３）をパターニング形成された
半導体基板（１）上に層間絶縁膜とするための第１のガ
ラス層（３）を形成し、更にその上に該第１のガラス層
（３）よりも研磨速度を速く設定された、層間絶縁膜と
するための第２のガラス層（４）を形成する工程と、 該第２のガラス層（４）を研磨して表面を平坦化する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02097381A JP3077990B2 (ja) | 1990-04-12 | 1990-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02097381A JP3077990B2 (ja) | 1990-04-12 | 1990-04-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03295239A true JPH03295239A (ja) | 1991-12-26 |
| JP3077990B2 JP3077990B2 (ja) | 2000-08-21 |
Family
ID=14190935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02097381A Expired - Fee Related JP3077990B2 (ja) | 1990-04-12 | 1990-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077990B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1990
- 1990-04-12 JP JP02097381A patent/JP3077990B2/ja not_active Expired - Fee Related
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