JPH0430524A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0430524A JPH0430524A JP13548790A JP13548790A JPH0430524A JP H0430524 A JPH0430524 A JP H0430524A JP 13548790 A JP13548790 A JP 13548790A JP 13548790 A JP13548790 A JP 13548790A JP H0430524 A JPH0430524 A JP H0430524A
- Authority
- JP
- Japan
- Prior art keywords
- resin layer
- dry etching
- sog film
- residual
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に多層配線層間の平坦化方法
の改良に関し、 配線のアスペクト比によらず、全面ドライエッチ後の残
留樹脂層のクラック発生を防止して平坦化を行うことが
できる半導体装置の製造方法を提供することを目的とし
、 基板上に平坦化用樹脂材料を塗布する工程、塗布された
樹脂中の溶剤を蒸発除去するためにプレベータを行う工
程、プレベークされた樹脂層の上部余剰部分をドライエ
ッチにより除去する工程、および上記ドライエッチ除去
後の残留樹脂層を硬化させる工程を含む平坦化処理を行
う半導体装置の製造方法において、 上記ドライエッチ後に、上記残留樹脂層の表層部をウェ
ットエッチにより除去した後、上記硬化を行うように構
成する。
の改良に関し、 配線のアスペクト比によらず、全面ドライエッチ後の残
留樹脂層のクラック発生を防止して平坦化を行うことが
できる半導体装置の製造方法を提供することを目的とし
、 基板上に平坦化用樹脂材料を塗布する工程、塗布された
樹脂中の溶剤を蒸発除去するためにプレベータを行う工
程、プレベークされた樹脂層の上部余剰部分をドライエ
ッチにより除去する工程、および上記ドライエッチ除去
後の残留樹脂層を硬化させる工程を含む平坦化処理を行
う半導体装置の製造方法において、 上記ドライエッチ後に、上記残留樹脂層の表層部をウェ
ットエッチにより除去した後、上記硬化を行うように構
成する。
本発明は、半導体装置の製造方法に関し、特に多層配線
層間の平坦化方法の改良に関する。
層間の平坦化方法の改良に関する。
現在用いられている半導体装置の多くは、多層配線構造
を有しており、その製造においては高度の層間平坦性を
確保することが極とて重要である。
を有しており、その製造においては高度の層間平坦性を
確保することが極とて重要である。
すなわち、ある配線層の上方に他の配線層を形成する際
に、下方の層の段差が上方の層の堆積形成に悪影響を及
ぼさないように、下層の表面上に樹脂等の層を形成して
段差を解消すなわち平坦化してから上層を形成すること
が行われている。
に、下方の層の段差が上方の層の堆積形成に悪影響を及
ぼさないように、下層の表面上に樹脂等の層を形成して
段差を解消すなわち平坦化してから上層を形成すること
が行われている。
平坦化用樹脂材料は、溶剤中に溶解させた流動状態で基
板上に塗布され、溶剤を蒸発除去するためのプレベーク
（例えば１００℃程度に加熱する）を行った後、硬化（
キュア）処理される。このようにして形成された平坦化
用樹脂層は、平坦化の実効を得るたｔにある程度の厚さ
を必要とする。
板上に塗布され、溶剤を蒸発除去するためのプレベーク
（例えば１００℃程度に加熱する）を行った後、硬化（
キュア）処理される。このようにして形成された平坦化
用樹脂層は、平坦化の実効を得るたｔにある程度の厚さ
を必要とする。
しかし一方では、厚い樹脂層を配線層間に残すことは、
樹脂層の硬化時クラック発生やスルーホールコンタクト
等により半導体装置の信頼性確保の点で問題がある。
樹脂層の硬化時クラック発生やスルーホールコンタクト
等により半導体装置の信頼性確保の点で問題がある。
従来は、上記の問題を解消するために、塗布、プレベー
ク後に、樹脂層の上部余剰部分を全面ドライエッチによ
り除去して配線間の凹部にのみ樹脂を残留させ、その後
に硬化処理することにより、少ない樹脂残留量で平坦化
できるようにしていた。
ク後に、樹脂層の上部余剰部分を全面ドライエッチによ
り除去して配線間の凹部にのみ樹脂を残留させ、その後
に硬化処理することにより、少ない樹脂残留量で平坦化
できるようにしていた。
第３図（ａ）〜（ｄ）に上記全面ドライエッチを行う従
来の方法を示す。同図（ａ）において、平坦化処理を行
う対象とする基板１は、Ａβ配線２を形成した上を層間
絶縁膜３で被覆しである。
来の方法を示す。同図（ａ）において、平坦化処理を行
う対象とする基板１は、Ａβ配線２を形成した上を層間
絶縁膜３で被覆しである。
この上に、同図（ｂ）のように平坦化用樹脂材料４を塗
布し、プレベークする。次に同図（Ｃ）のように全面ド
ライエッチにより表面が平坦な状態になるまでエッチバ
ックする。このように全面ドライエッチしたことにより
、同図（ｂ）に比べて薄い樹脂層４′を硬化処理するこ
とになり、樹脂層のクラック発生を抑制するものである
。
布し、プレベークする。次に同図（Ｃ）のように全面ド
ライエッチにより表面が平坦な状態になるまでエッチバ
ックする。このように全面ドライエッチしたことにより
、同図（ｂ）に比べて薄い樹脂層４′を硬化処理するこ
とになり、樹脂層のクラック発生を抑制するものである
。
ところが、半導体装置の高密度化に伴って配線のアスペ
クト比が大きくなると、配線間の凹部に残留する樹脂量
が増加するため、従来のように全面ドライエッチを行っ
ても、第３ＥＤ （ｄ）に示すように硬化処理時のクラ
ック５の発生を防止することが不可能になってきた。
クト比が大きくなると、配線間の凹部に残留する樹脂量
が増加するため、従来のように全面ドライエッチを行っ
ても、第３ＥＤ （ｄ）に示すように硬化処理時のクラ
ック５の発生を防止することが不可能になってきた。
本発明は、配線のアスペクト比によらず、全面ドライエ
ッチ後の残留樹脂層のクラック発生を防止して平坦化を
行うことができる半導体装置の製造方法を提供すること
を目的とする。
ッチ後の残留樹脂層のクラック発生を防止して平坦化を
行うことができる半導体装置の製造方法を提供すること
を目的とする。
上記の目的は、本発明によれば、基板上に平坦化用樹脂
材料を塗布する工程、塗布された樹脂中の溶剤を蒸発除
去するためにプレベータを行う工程、プレベークされた
樹脂層の上部余剰部分をドライエッチにより除去する工
程、および上記ドライエッチ除去後の残留樹脂層を硬化
させる工程を含む平坦化処理を行う半導体装置の製造方
法において、 上記ドライエッチ後に、上記残留樹脂層の表層部をウェ
ットエッチにより除去した後、上記硬化を行うことを特
徴とする半導体装置の製造方法によって達成される。
材料を塗布する工程、塗布された樹脂中の溶剤を蒸発除
去するためにプレベータを行う工程、プレベークされた
樹脂層の上部余剰部分をドライエッチにより除去する工
程、および上記ドライエッチ除去後の残留樹脂層を硬化
させる工程を含む平坦化処理を行う半導体装置の製造方
法において、 上記ドライエッチ後に、上記残留樹脂層の表層部をウェ
ットエッチにより除去した後、上記硬化を行うことを特
徴とする半導体装置の製造方法によって達成される。
本発明者は、全面ドライエッチ後に凹部に残留する樹脂
層の性状を詳しく調べた結果、残留樹脂層の表層がドラ
イエッチ前の樹脂層表面に比べて著しく変質しているこ
とを見出した。
層の性状を詳しく調べた結果、残留樹脂層の表層がドラ
イエッチ前の樹脂層表面に比べて著しく変質しているこ
とを見出した。
第２図に、樹脂層表面からの種々の深さにおける、水に
対する濡れ性を測定した結果の一例を示す。用いた平坦
化用樹脂は有機Ｓ ＯＧ ＜ｓｐｉｎ−ｏｎｇｌａｓ）
として従来から用いられているもので、メチルトリアル
コキシシランとテトラアルコキシシランとの共加水分解
物である。上記ＳＯＧをＳｉ基板上に約５０００人の厚
さでスピンコードした後、プレベータとして１２０℃で
加熱した状態で測定に供した。全面ドライエッチは、Ｃ
Ｆ４＋ＣＨＦ３をエッチャントとして用いた反応性イオ
ンエツチングにより行い、上記プレベークされたＳ００
層の上部的２０００Ａを除去した。上記の全面ドライエ
ッチを行った試料と全面ドライエッチを行わないプレベ
ークままの試料について、表面から図示の各深さまで希
ぶつ酸でエツチング除去した状態で、それぞれ水の接触
角を測定した。第２図から、この例では表面から約３０
０人の深さまでは、全面ドライエッチの影響を受けて変
質していることがわかる。
対する濡れ性を測定した結果の一例を示す。用いた平坦
化用樹脂は有機Ｓ ＯＧ ＜ｓｐｉｎ−ｏｎｇｌａｓ）
として従来から用いられているもので、メチルトリアル
コキシシランとテトラアルコキシシランとの共加水分解
物である。上記ＳＯＧをＳｉ基板上に約５０００人の厚
さでスピンコードした後、プレベータとして１２０℃で
加熱した状態で測定に供した。全面ドライエッチは、Ｃ
Ｆ４＋ＣＨＦ３をエッチャントとして用いた反応性イオ
ンエツチングにより行い、上記プレベークされたＳ００
層の上部的２０００Ａを除去した。上記の全面ドライエ
ッチを行った試料と全面ドライエッチを行わないプレベ
ークままの試料について、表面から図示の各深さまで希
ぶつ酸でエツチング除去した状態で、それぞれ水の接触
角を測定した。第２図から、この例では表面から約３０
０人の深さまでは、全面ドライエッチの影響を受けて変
質していることがわかる。
この変質層の詳細はまだ十分に明らかではないが、有機
ＳＯＧが反応性イオンエツチング中に酸化されて水酸基
が増加し、水に対する接触角が大きくなっている領域で
ある可能性が強い。このように周囲の樹脂とは性状が著
しく異なる変質層が硬化（キュア）時のクラック発生源
となっていると考えられる。
ＳＯＧが反応性イオンエツチング中に酸化されて水酸基
が増加し、水に対する接触角が大きくなっている領域で
ある可能性が強い。このように周囲の樹脂とは性状が著
しく異なる変質層が硬化（キュア）時のクラック発生源
となっていると考えられる。
そこで本発明者はこの変質層に着目し、エツチングの対
象物である樹脂に実質的な影響を及ぼさないウェットエ
ッチにより変質層を除去すれば、樹脂のクラック発生を
防止できることを見出して本発明を完成させたものであ
る。
象物である樹脂に実質的な影響を及ぼさないウェットエ
ッチにより変質層を除去すれば、樹脂のクラック発生を
防止できることを見出して本発明を完成させたものであ
る。
本発明の方法によれば、プレベータ後の残留樹脂層表層
にあるクラック発生源である変質層を、樹脂の性状に実
質的な影響を及ぼさないウェットエッチにより除去する
ことにより、配線のアスペクト比によらず樹脂のクラッ
ク発生を防止する。
にあるクラック発生源である変質層を、樹脂の性状に実
質的な影響を及ぼさないウェットエッチにより除去する
ことにより、配線のアスペクト比によらず樹脂のクラッ
ク発生を防止する。
以下、実施例により本発明を更に詳細に説明する。
本発明に従って、第１図（ａ）〜（ｄ）に示す手順で平
坦化を行った。 第１図（ａ）は、平坦化処理を行う対
象とした基板の状態を示す。基板１上にスパッタ法によ
り厚さ１μｍのＡｊ７配線２を形成し、その上をＣＶＤ
により厚さ０．８μｍのＰＳＧ層間絶縁膜３で被覆しで
ある。
坦化を行った。 第１図（ａ）は、平坦化処理を行う対
象とした基板の状態を示す。基板１上にスパッタ法によ
り厚さ１μｍのＡｊ７配線２を形成し、その上をＣＶＤ
により厚さ０．８μｍのＰＳＧ層間絶縁膜３で被覆しで
ある。
第１図（ｂ）の工程で、上記基板の絶縁膜３上に溶剤に
溶かしたメチルトリアルコキシシランとテトラアルコキ
シシランとの共加水分解物の有機ＳＯＧ膜４をスピンコ
ードにより平坦部の厚さにして０．５μｍ （＝５０
００人）に塗布した。塗布後、１２０℃に２分間加熱す
るプレベータを行い、ＳＯＧ膜４中の溶剤を揮発除去し
た。
溶かしたメチルトリアルコキシシランとテトラアルコキ
シシランとの共加水分解物の有機ＳＯＧ膜４をスピンコ
ードにより平坦部の厚さにして０．５μｍ （＝５０
００人）に塗布した。塗布後、１２０℃に２分間加熱す
るプレベータを行い、ＳＯＧ膜４中の溶剤を揮発除去し
た。
第１図（Ｃ）の工程で、エッチャントとしてＣＦ４＋Ｃ
ＨＦ３混合ガスを用いた反応性イオンエッチによるドラ
イエッチを行い、ＳＯＧ膜４の表面から絶縁・膜３の上
面が露出するまで約０．８μｍエッチバックして、凹部
のみにＳＯＧ膜４°を残留させた。
ＨＦ３混合ガスを用いた反応性イオンエッチによるドラ
イエッチを行い、ＳＯＧ膜４の表面から絶縁・膜３の上
面が露出するまで約０．８μｍエッチバックして、凹部
のみにＳＯＧ膜４°を残留させた。
第１図（ｄ）の工程で、バッフアートぶつ酸（０，５％
ＨＦ）で１５０秒間エツチングするウェットエッチを行
い、残留ＳＯＧ膜４゛の表層を約３００人除去した。図
ではウェットエッチ深さを強調して示しであるが、この
程度のウェットエッチ量は平坦性に実質的な影響を及ぼ
さない。
ＨＦ）で１５０秒間エツチングするウェットエッチを行
い、残留ＳＯＧ膜４゛の表層を約３００人除去した。図
ではウェットエッチ深さを強調して示しであるが、この
程度のウェットエッチ量は平坦性に実質的な影響を及ぼ
さない。
次に、窒素ガス雰囲気中で４５０℃に３０分間保持する
キュア処理を行い、残留ＳＯＧ膜４゛を硬化させて平坦
化処理を完了した。
キュア処理を行い、残留ＳＯＧ膜４゛を硬化させて平坦
化処理を完了した。
上記平坦化処理した残留ＳＯＧ膜４°の表面を走査電子
顕微鏡により観察し、クラックが発生していないことを
確認した。
顕微鏡により観察し、クラックが発生していないことを
確認した。
比較のため、従来の方法に従って、第１図（Ｃ）でドラ
イエッチした後、第１図（ｄ）のウェットエッチは行わ
ずに、キュア処理を行った。他の処理工程は実施例と同
一の条件で行って平坦化処理を完了した。
イエッチした後、第１図（ｄ）のウェットエッチは行わ
ずに、キュア処理を行った。他の処理工程は実施例と同
一の条件で行って平坦化処理を完了した。
平坦化処理した残留ＳＯＧ膜４゛の表面を走査電子顕微
鏡により観察したところ、多数のクラックが発生してい
るのが認められた。
鏡により観察したところ、多数のクラックが発生してい
るのが認められた。
なお、上記実施例では残留ＳＯＧ膜４′の表層を約３０
０人除去したが、約２００人除去すればクラック発生を
実質的に防止できることを確認した。
０人除去したが、約２００人除去すればクラック発生を
実質的に防止できることを確認した。
以上説明したように、本発明によれば、配線のアスペク
ト比を高めても、全面ドライエッチ後の残留樹脂層のク
ラック発生を防止して平坦化を行うことができるので、
多層配線を有する高密度・高アスペクト比の半導体装置
を高い信頼性で安定して製造することができる。
ト比を高めても、全面ドライエッチ後の残留樹脂層のク
ラック発生を防止して平坦化を行うことができるので、
多層配線を有する高密度・高アスペクト比の半導体装置
を高い信頼性で安定して製造することができる。
第１図（ａ）〜（ｄ）は、本発明に従って平坦化を行う
手順の一例を示す断面図、 第２図は、ドライエッチ前および後の平坦化樹脂層の表
層部について、水に対する濡れ性を測定した結果を示す
グラフ、および 第３図（ａ）〜（ｄ）は、従来の平坦化の手順を示す断
面図である。 １：基板、２：配線、３：層間絶縁膜、４、 ４’
：平坦化樹脂膜、５：クラック。 （ａ） フ （ｂ） 第 図 第 図 （Ｃ１＞ （ｂ） （Ｃ） （ｄ） 第 図
手順の一例を示す断面図、 第２図は、ドライエッチ前および後の平坦化樹脂層の表
層部について、水に対する濡れ性を測定した結果を示す
グラフ、および 第３図（ａ）〜（ｄ）は、従来の平坦化の手順を示す断
面図である。 １：基板、２：配線、３：層間絶縁膜、４、 ４’
：平坦化樹脂膜、５：クラック。 （ａ） フ （ｂ） 第 図 第 図 （Ｃ１＞ （ｂ） （Ｃ） （ｄ） 第 図
Claims (1)
- 【特許請求の範囲】 １、基板上に平坦化用樹脂材料を塗布する工程、塗布さ
れた樹脂中の溶剤を蒸発除去するためにプレベークを行
う工程、プレベークされた樹脂層の上部余剰部分をドラ
イエッチにより除去する工程、および上記ドライエッチ
除去後の残留樹脂層を硬化させる工程を含む平坦化処理
を行う半導体装置の製造方法において、 上記ドライエッチ後に、上記残留樹脂層の表層部をウェ
ットエッチにより除去した後、上記硬化を行うことを特
徴とする半導体装置の製造方法。 ２、前記平坦化用樹脂材料として有機ＳＯＧを用い、上
記ウェットエッチにふっ酸系エッチャントを用いること
を特徴とする請求項１記載の半導体装置の製造方法。 ３、前記ウェットエッチにより前記残留樹脂層の表層を
２００Å以上の厚さで除去することを特徴とする請求項
１または２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13548790A JPH0430524A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13548790A JPH0430524A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430524A true JPH0430524A (ja) | 1992-02-03 |
Family
ID=15152877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13548790A Pending JPH0430524A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430524A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349830A (ja) * | 1993-06-08 | 1994-12-22 | Nec Corp | 半導体集積回路装置の製造方法 |
| EP0851470A1 (en) * | 1996-12-24 | 1998-07-01 | STMicroelectronics S.r.l. | Process for deposing a stratified dielectric for enhancing the planarity of semiconductor electronic devices |
| WO1998040911A1 (en) * | 1997-03-13 | 1998-09-17 | Alliedsignal Inc. | Methods for chemical mechanical polish of organic polymer dielectric films |
| US6765294B1 (en) | 1999-01-22 | 2004-07-20 | Nec Electronics Corporation | Semiconductor device including dual-damascene structure and method for manufacturing the same |
-
1990
- 1990-05-28 JP JP13548790A patent/JPH0430524A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349830A (ja) * | 1993-06-08 | 1994-12-22 | Nec Corp | 半導体集積回路装置の製造方法 |
| EP0851470A1 (en) * | 1996-12-24 | 1998-07-01 | STMicroelectronics S.r.l. | Process for deposing a stratified dielectric for enhancing the planarity of semiconductor electronic devices |
| WO1998040911A1 (en) * | 1997-03-13 | 1998-09-17 | Alliedsignal Inc. | Methods for chemical mechanical polish of organic polymer dielectric films |
| US6153525A (en) * | 1997-03-13 | 2000-11-28 | Alliedsignal Inc. | Methods for chemical mechanical polish of organic polymer dielectric films |
| KR100499688B1 (ko) * | 1997-03-13 | 2005-07-07 | 얼라이드시그날 인코퍼레이티드 | 유기중합체 유전체 막의 화학기계적 폴리싱방법 |
| US6765294B1 (en) | 1999-01-22 | 2004-07-20 | Nec Electronics Corporation | Semiconductor device including dual-damascene structure and method for manufacturing the same |
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