JPH01207931A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置におけるパッシベーション膜の
形成方法に関するものである。

［従来の技術］ 従来の半導体装置におけるパッシベーション膜の一般的
な形成方法を第２図（ａ）　、（ｂ）　、　（ｃ）の断
面図による工程説明図に示す。第２図において、１は半
導体基板（以下基板という）、２は基板１上に形成され
た例えばＭＯＳトランジスタにおけるゲート酸化膜とし
て用いられる酸化膜（例えばＳｉＯ’）、３は例えばＢ
ＰＳＧ　（ボロンリンガラス）などからなる層間絶縁膜
である。図のこれら基板１、酸化膜２及び層間絶縁膜３
の領域内に素子それぞれに特有な図示しない電極領域を
ｆ１″Ｉｉｉえた半導体素子か形成さむている。そして
、これらの各電極領域からＡ４Ｑ配線がコンタクトされ
て取り出されているか、この素子構造についてはこの発
明の説明に対して直接関連しないので図示は省略してい
る。なお、このことは後記の実施例の図面についても同
様である。第２図（ａ）　、　（ｂ）　、（ｃ）におい
て、公知のホトリソ・エツチング工程により、（ａ）　
ｃ７）ようにＡ、１７配線４をパターンユング後、（ｂ
）に示すようにＡｌ配線上のレジスト５を除去したのち
、公知の薄膜形成方法を利用し、（Ｃ）に示すように半
導体素子表面の全面に絶縁物薄膜６または７を単層もし
くは多層構造で形成させたものである。

従来のパッシベーション技術においては、パッシベーシ
ョン膜として用いる薄膜６，７は、特殊な一部のデバイ
スを除き、プラズマＣＶＤ法を利“用した装置によるＰ
−３ｉＮ膜（プラズマＣＶＤによるシリコン窒化膜の意
味）が広く利用されている。

［発明が解決しようとする課題］ しかしながら、上記のパッシベーション膜の形成方法で
はＡ、Ｑ配線のエツジ部にパッシベーション膜から受け
るストレスによるボイド（すき間）の発生があり、スト
レスマイグレーションおよびエレクトロマイグレーショ
ンに対する耐性が弱い。

また、表面の凹凸により、モールド実装段階でのステッ
プカバレージによって生ずるモールド樹脂との間の熱ス
トレスを受けやすく、そのためクラックが生じやすくパ
ッシベーションクラック・Ａｌスライドといった問題が
発生している。そのほか、耐湿性に対しても、このよう
な表面の凹凸の形状によりかなりの低下が見られるとい
うような信頼性上のいくつかの問題が発生している。

この発明は、上記の問題点を除去し、信頼性に優れた半
導体デバイスを提供するために重要な要素の１つである
パッシベーション膜の形成方法を得ることを目的として
いる。

［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、パッシベーシ
ョン膜の形成において、Ａｌ配線の側面と上面部のパッ
シベーション膜を別々に形成するように、素子上にＥＣ
Ｒ−プラズマＣＶＤ　（ＥＣＲは電子サイクロトロン共
鳴）によってＳｉＮ膜を形成したのち、レジスト及びシ
リカ系の塗布材を用いたスピン塗布法でＳｉＮ膜とＡｌ
ｌ配線側面に生じゃすいボイド形成を防止する工程を採
用して、さらにＡｌｌ配線膜上部の膜を完全にリフトオ
フした上でパッシベーション膜を形成することによる素
子表面を平滑化する工程により、上記パッシベーション
膜形成時の従来の問題点を解決して素子信頼性の向上を
はかったものである。

［作用コ この発明においては、パッシベーション膜ことにＳｉＮ
膜をＥＣＲ−プラズマＣＶＤ法によりＡｌ配線に対して
その側面と上面部で別々に形成するので、Ａｌ配線のエ
ツジ部のステップカバレージのわるい部分がＳｉＮ膜に
より受けるストレスの集中を防ぐためボイドの発生が制
御される。この場合、ＥＣＲ−プラズマＣＶＤ法はイオ
ンが膜の形成に寄与するとともに膜成長は方向性を有す
るので、あとからＡｊ！配線上に残された膜体をリフト
オフするのにも都合かよい。

［実施例コ 第１図はこの発明の一実施例を示す工程毎の素子断面図
である。図において、１〜５は第２図の従来方法の説明
において用いたものと同一部分符号であるのでその説明
は省略する。以下、第２図の製造工程図■〜■の順にパ
ッシベーション膜の形成方法の部分を説明する。

■　前記第２図（ａ）と同様に、従来からの手段によっ
て、Ａｌｌ配線４の上部にレジスト５を残した状態を示
す。この場合、Ａｆｉ配線４の膜厚１００００人程度、
レジスト５の膜厚は７０００〜８０００人程度である。

■レジＣＲ−プラズマＣＶＤ装置によって、■の状態の
上に低温（１００℃以下）において５１３Ｎ４の薄膜８
を横方向の成長レートと縦方向の成長レートの差を利用
して形成する。

この５ｊ３Ｎ４薄膜８の膜厚は無加工のＳｔウェーハ上
への堆積に対して１２０００人程度とレジいる。

■　■の状態の素子表面にシリカ系の塗布液をスピンコ
ードし、低温（１２０℃）で約２時間、の焼成を行い、
塗布膜９をＳｉＯ２又はＰＳＧ化する。この時の塗布膜
９の膜厚は、無加工Ｓｊウェーハ上のスピンコードで６
０００人程度レオる。

■　■の状態の素子表面をＣ２Ｆ　ｅ又はＣＦ４と０２
の混合ガスによりドライエツチングを行い、Ｓｊ　　Ｎ
　　薄膜８と３１０２又はＰＳＧ化した塗布膜９とのエ
ツチングレートの差を利用し、レジスト５上の薄膜８が
完全に除去されるまでエツチングを行う。

■　■状態の素子表面をＨＦによるウェットエツチング
を行い薄膜８の横方向のエツチングレートと縦方向のエ
ツチングレート及び塗布膜９のエツチングレートの差を
利用し、１配線４の側面の薄膜８のみを残す。

■　公知のレジスト除去方法によって、Ａｊ！配線４上
のレジスト５の除去を行う。この段階でＡｇ３のＨ２雰
囲気中でのシンター（焼結）を行う。

■　上記の工程終了後の素子表面にシリカ系の塗布膜１
０をスピンコードし、２００°Ｃ１約１時間で焼結し塗
布膜１０をＳｉＯ２又はＰＳＧ化させる。塗布膜１０の
膜厚は無加工Ｓｉウェーハ上で１０００人程度レジる。

■　さらに、通常の常圧ＣＶＤ法によりＰＳＧ膜１１、
またその上に通常のプラズマＣＶＤ法によりＳｊＮの薄
膜１２を堆積して、ＰＳＧとＳｔＮの二層膜構造による
パッシベーション膜の形成を終了する。

上記の製造方法についで行う配線パッド部分のパッシベ
ーション膜のエツチングは公知の従来方法に従って行う
が、実施例の説明にはとくに関連しないので説明は省略
する。

なお、この発明は上記の実施例に示した構成や膜厚等の
寸法に限定されるものではないことはいうまでもない。

［発明の効果］ 以上のようにこの発明の製造方法によれば、パッシベー
ション膜ことにＳｉＮ膜をＡｌ配線に対して側面と上面
部で別々に形成することにより、ニッジ部におけるＳｉ
Ｎ膜により受けるストレスの集中をふせぐことがてき、
ボイドの発生を抑制できるので、ストレスマイグレーシ
ョン・エレクトロマイグレーションに対する耐性か向上
すると同時に、このパッシベーション膜表面の完全な平
滑化が期待でき、モールドパッケージにおけるモールド
樹脂等の間で発生する熱ストレスの影響を少くすること
ができ、パッシベーションクラック・Ａｌスライド等を
抑制することができる。また、パッシベーション表面が
平滑化することで、耐湿性に対しても素子表面の凹凸の
影響が全くなくなる効果がある。そしてこれらの結果か
ら明らかなように、２．３の製造工程増に見合う半導体
装置性能の向上が得られる。

【図面の簡単な説明】

第１図■〜■はこの発明の一実施例を示すパッシベーシ
ョン膜の形成方法の断面工程説明図、第２図（ａ）〜（
Ｃ）は従来のパッシベーション膜の形成方法を示す断面
工程説明図である。 図において、１は半導体基板（基板）、２は酸＝　　８
　− 化膜、３は層間絶縁膜（例えばＢＰＳＧ）　、４はＡｌ
配線、５はレジスト、６．７はパッシベーション膜のＰ
　Ｓ　Ｇ　、Ｓｔ　Ｎ　、　Ｓｔ　０２などの絶縁薄膜
、８はＳｉＮ膜、９，１０は塗布膜、１１は塗布膜、１
２はＳｉＮの薄膜である。 −〜ｎ寸ＤＣ ［相］　　　　　　　■ ○　　　　　　　［相］ 手続補正書（自発）

Claims (1)

1. 【特許請求の範囲】 　半導体素子形成後にパッシベーション膜を形成する半
   導体装置の製造方法において、Ａｌ配線のパターニング
   工程についで、このＡｌ配線上にレジストを残した状態
   の素子表面にＥＣＲ−プラズマＣＶＤによるパッシベー
   ション膜を形成する工程と、 このパッシベーション膜上に厚膜化可能なシリカ系の塗
   布膜を形成するスピン塗布工程と、上記Ａｌ配線上に形
   成された上記パッシベーション膜と塗布膜をエッチング
   除去する工程と、上記Ａｌ配線の側面のＳｉＮ膜のみを
   残すエッチング工程と、 上記Ａｌ配線上のレジストをリフトオフする工程と、 上記露出されたＡｌ配線を含む全面にＳｉＮ又はＰＳＧ
   の単層又は多層絶縁薄膜を形成する前記パッシベーショ
   ン膜の表面平滑化工程とを順に施すことを特徴とする半
   導体装置の製造方法。