JPH03295332A - シリアルインターフェース方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、２つのデジタル処理装置間の双方向のデータ
伝送に用いられるシリアルインターフェース方式に関す
る。

［従来の技術］ 例えば、マイクロコンピュータを応用した制御機器など
のコンピュータシステムにおいて、２つのデジタル処理
装置で、相互にデータを伝送する方式としては、同期伝
送方式と、調歩同期伝送方式の２種類がある。

同期伝送方式は、２つのデジタル処理装置間で共通の転
送クロックを使用するとともに、ハンドシェーク制御線
を用いて、いずれの装置がデータを送出するのかを確認
する方式である。

また、調歩同期伝送方式では、伝送するデータの前後に
スタートビットとストップビットを付加して、１キヤラ
クタデ一タ単位でデータをやりとりする方式であり、基
本的には、一方向へのデータ伝送に用いられ、双方向に
データ伝送する場合には、そのための装置構成を２組必
要とする。

［発明が解決しようとする課題］ しかしながら、これらの従来方式では、データ伝送専用
の半導体集積装置などを必要とするため、コストがかか
り、また、そのデータ伝送専用の半導体装置をプログラ
ムするための処理の負担がかかるという不都合を生じる
。

そこで、そのようなデータ伝送専用の半導体装置を用い
ないで、装置コストを低減しようとすると、データを送
信する側では、受信側の動作タイミングを詳細に監視す
る必要があり、また、データを受信する側では、受信デ
ータのとりこぼしのないようにデータ入力タイミングを
監視する必要があるために、そのための処理の負担が非
常に大きくなるという不都合を生じる。

本発明は、かかる実情に鑑みてなされたものであり、双
方向のデータ伝送を簡単な装置構成で実現できるととも
に、処理負担を大幅に軽減できるシリアルインターフェ
ース方式を提供することを目的としている。

［課題を解決するための手段］ 本発明は、データ転送クロックを発生するデータ転送ク
ロック発生手段と、データ転送クロックに同期して記憶
しているパラレルデータをシリアルデータに変換して出
力する第１のパラレル／シリアル変換器と、データ転送
クロックに同期して一次側装置から出力されるシリアル
データを入力する第１のシリアル／パラレル変換器と、
所定周期で第１のパラレル／シリアル変換器に出力デー
タをセントするとともに第１のシリアル／パラレル変換
器から入力データを読み込む第１の制御手段を一次側装
置＋Ｊ設ける一方、上記データ転送クロックに同期して
第１のパラレル／シリアル変換器から出力されるシリア
ルデータを入力する第２のシリアル／パラレル変換器と
、転送クロックに同期して記憶しているパラレルデータ
をシリアルデータに変換して出力する第２のパラレル／
シリアル変換器と、所定周期で第２のパラレル／シリア
ル変換器に出力データをセットするとともに第２のシリ
アル／パラレル変換器から入力データを読み込む第２の
制御手段を二次側装置に設け、第２のパラレル／シリア
ル変換器から出力されるシリアルデータは第１のシリア
ル／パラレル変換器に入力されるようにしたものである
。また、前記第１および第２のパラレル／シリアル変換
器の出力データの先頭に、所定ビットパターンからなる
同期信号が付加される一方、一次側装置および二次側装
置では、第１および第２のシリアル／パラレル変換器の
入力デ〜りの先頭部に付加された同期信号を検出すると
、その第１および第２のシリアル／パラレル変換器への
データ入力を開始するようにしている。

［作用コ Ｌ７たがって、双方向シリアルインターフェースを簡単
な装置構成で実現できるとともに、−・定時間間隔でデ
ータの入出力を行っているので、処理の負担が軽減され
る。また、伝送データの先頭部に同期信号を付加して、
その同期信号をデータ入力のトリガとして用いているの
で、データ伝送のための同期を容易にとることができる
。

［実施例コ 以下、添付図面を参照しながら１本発明の実施例を詳細
に説明する。

第１図は、本発明の一実施例にかかるデジタル処理シス
テムを示している。

このデジタル処理システムは、メイン的な動作を行うデ
ジタル処理装置ｌと、スレーブ的な動作を行うデジタル
処理装置２から構成されている。

デジタル処理装置！１において、ＣＰＵ（中央処理装置
）１１は、このデジタル処理装置１の動作制御を行うも
のであり、ＲＯＭ（リード・オンリ・メモリ）１２は、
ＣＰＵＩＩが実行する処理プログラムおよびその処理プ
ログラムを実行するときに必要な各種データを記憶する
ものであり、ＲＡＭ（ランダム・アクセス・メモリ）１
３は、ＣＰＵＩＩのワークエリアを構成するものである
。

インターフェース装置１４は、このデジタル処理装Ｍ１
とデジタル処理装置２の間で相互にデータをやりとりす
るためのものであり、その他の要素１５は、このデジタ
ル処理装置１を構成する他の要素をあられしている。な
お、このその他の要素１５は。

本発明と直接関係しないので、その詳細な説明を省略す
る。

これらのＣＰＵＩＩ、ＲＯＭ１２、ＲＡＭ１３、インタ
ーフェース装置１４、および、その他の装ｗ１５は、内
部バス１６により相互に接続されており、これらの要素
間のデータのやりとりは、この内部バス１６を介して行
われている。

デジタル処理装置２において、ＣＰＵ２１は、このデジ
タル処理装置２の動作制御を行うものであり、ＲＯＭ２
２は、ＣＰＵ２１が実行する処理プログラムおよびその
処理プログラムを実行するときに必要な各種データを記
憶するものであり、ＲＡＭ２３は、ＣＰＵ２１のワーク
エリアを構成するものである。

インターフェース装置２４は、このデジタル処理装置２
とデジタル処理装置ｌの間で相互にデータをやりとりす
るためのものであり、その他の要素２５は、このデジタ
ル処理装置２を構成する他の要素をあられしている。な
お、このその他の要素２５は、本発明と直接関係しない
ので、その詳細な説明を省略する。

これらのＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３．インタ
ーフェース装置２４．および、その他の装Ｍ２５は、内
部バス２６により相互に接続されており、これらの要素
間のデータのやりとりは、この内部バス２６を介して行
われている。

インターフェース装置１４において、分周回路Ｉ４ａは
、ＣＰＵｌ１から出力される転送クロック信号ＳＰを分
周するものであり、その出力信号は、タイマ割込信号Ｔ
ＩとしてＣＰＵＩＩの割込信号入力端に加えられている
。なお、分周回路１４ａの分周比は５例えば、転送クロ
ック信号ＳＰの周期が１マイクロ秒程度である場合に、
タイマ割込信号ＴＩの周期が５°ミリ秒程度になるよう
に設定されている。

また、転送クロック信号ＳＰは、インターフェース装置
ｉ［１４のパラレル／シリアル変換器１４ｂ、シリアル
／パラレル変換器１４ｃ、同期信号検出部１４ｄ、およ
び、アンド回路１４ｅの一方の入力端に加えられるとと
もに、デジタル処理装置２のインターフェース族！２４
に加えられている。

パラレル／シリアル変換器１４ｂは、内部バス１６を介
して、ＣＰＵ１ｉからデジタル処理装置２に出力するデ
ータがセットされるものであり、シフトクロック信号Ｓ
Ｐに同期して、その記憶データを先頭ビットから順次１
ビツトづつ出力する。このパラレル／シリアル変換器１
４ｂから出力されるデータは、送信データ５０として、
デジタル処理装置２のインターフェース装置２４に加え
られている。

ここで、デジタル処理装置１のインターフェース装置１
４からデジタル処理装置２のインターフェース装置２４
に出力される送信データＳＤ、および、インターフェー
ス装置２４からインターフェース装置１４に出力される
受信データＲＤは、第２図に示すように、１バイト（８
ビツト）のデータの先頭に、】ビットのデータ「０」か
らなる同期信号５ｙｎｃを付加７たフォーマットをもつ
。また、無信号時には、送信データＳＤおよび受信デー
タＲＤは、データ「１」にクランプされている。

同期信号検出部１４ｄは、受信データＲＤの先頭に付加
されている同期信号５ｙｎｃを検出するものであり、同
期信号５ｙｎｃを検出すると、転送クロック信号ＳＰの
８周期に相当する期間、イネーブル信号ＥＡを論理Ｈレ
ベルに立上げる。このイネーブル信号ＥＡは、アンド回
路１４ｅの他方の入力端に加えられでいる。

アンド回路１４ｅは、イネーブル信号ＥＡが論理Ｈレベ
ルに立上げられている期間動作可能な状態となり、その
ときに加えられている転送クロック信号ＳＰを転送クロ
ック信号ＳＰａとしてシリアル／パラレル変換器１４ｃ
に出力する。

シリアル／パラレル変換器１４ｃは、転送クロック信号
ＳＰａに同期して、受信データＲＤを入力するものであ
り、その出力ポートは、内部バス１６に接続されている
。

インターフェース装置２４において、転送クロック信号
ＳＰは、同期信号検出部２４ａ、アンド回路２４ｂの一
方の入力端、および、アンド回路２４ｃの一方の入力端
に加えられている。

同期信号検出部２４ａは、送信データＳＤの先頭に付加
されている同期信号５ｙｎｃを検出するものであり、同
期信号５ｙｎｃを検出すると、転送クロック信号ＳＰの
８周期に相当する期間、イネーブル信号ＥＢを論理Ｈレ
ベルに立」−げ、その後、所定時間ＴＡを経過し２てか
ら、転送クロック信号ＳＰの９周期に相当する期間、イ
ネーブル信号ＥＣを論理Ｈレベルに立上げる。このイネ
ーブル信号ＥＢは、アンド回路２４ｂの他方の入力端お
よびＣＰＵ２１の割込信号入力端ＩＮＴに加えられ、ま
た、イネーブル信号ＥＣは、アンド回路２４ｃの他方の
入力端に加えられている。

アンド回路２４ｂは、イネーブル信号ＥＢが論理Ｈレベ
ルに立上げられている期間動作可能な状態となり、その
ときに加えられている転送クロック信号ＳＰを転送クロ
ック信号ＳＰｂとしてシリアル／パラレル変換器２４ｄ
に出力する。

また、アンド回路２４ｃは、イネーブル信号ＥＣが論理
Ｈレベルに立上げられている期間動作可能な状態となり
、そのときに加えられている転送クロック信号ＳＰを転
送クロック信号ＳＰｃとしてパラレル／シリアル変換器
２４ｅに出力する。

シリアル／パラレル変換器２４ｄは、転送クロック信号
ＳＰｂに同期して、送信データＳＤを入力するものであ
り、その出力ポートは、内部バス２６に接続されている
。

パラレル／シリアル変換器２４ｅは、内部バス２６を介
して、ＣＰＵ２１からデジタル処理装置１に出力するデ
ータがセントされるものであり、シフトクロック信号Ｓ
Ｐｃに同期して、その記憶データを先頭ビットから順次
１ビツトづつ出力する。このパラレル／シリアル変換器
２４ｅから出力されるデータは、受信データＲＤとして
、デジタル処理装置１のインターフェース装置１４に加
えられている。

さて、ＣＰＵＩＩは、割込信号入力端ＩＮＴに加えられ
ているタイマ割込信号Ｔ丁の立」二がリタイミングでタ
イマ割込み実行状態となり、そのときにＣＰ　Ｔ、、’
　Ｉ　１が実行する処理例を第３図に示す。

ＣＰＵＩＩは、タイマ割込み実行状態では、まず、シリ
アル／パラレル変換器１４ｃの記憶データを読み込んで
、ＲＡＭ１３の所定の記憶領域にコピーする（処理１０
１）。

次いで、Ｒ、Ａ　Ｍ　１３の所定の記憶領域に記憶され
ているデジタル処理装置２に出力する１バイトのデータ
を読み出し、その１バイトデータの先頭に１ビツトのデ
ータ「０」からなる同期信号５ｙｎｃを付加した状態で
、パラレル／シリアル変換器＋４ｂに書込む（処理１０
２）。

ここで、ＣＰＵＩＩは、タイマ割込信号ＴＩの周期に同
期して、一連の処理を実行しており、デジタル処理装置
２に出力するぞ一夕は、その一連の処理により形成され
て、ＲＡ〜１１３の所定の記憶領域に記憶される。

また、ＲＡＭ１３の所定領域に記憶された受信データＲ
Ｄの内容は、上述の一連の処理を実行するときに参照さ
れて、デジタル処理装置１の内部処理に取り込まれる。

第４図は、イネーブル信号ＥＣの立ち下がりタイミング
で、ＣＰＵ２１が実行する割込み処理例を示している。

ＣＰＵ２］は、割込信号入力端ＩＮＴに加えられている
イネーブル信号ＥＣが立ち下がると、シリアル／パラレ
ル変換器２４ｄの記憶データを読み込んで、ＲＡＭ２３
の所定領域にコピーする（処理２０１）。

ここで、ＣＰＵ２１は、ＣＰＵ１１と同様に、タイマ割
込信号ＴＩの周期で一連の処理を実行しており、ＲＡＭ
２３の所定領域に記憶された送信データＳＤの内容は、
この一連の処理を実行するときに参照される。

また、デジタル処理装置１に出力するデータはその一連
の処理により形成され、先頭に同期信号５ｙｎｃが付加
された状態で、パラレル／シリアル変換器２４ｅに記憶
される。

以上の構成で、タイマ割込信号ＴＩが立上がると、上述
したように、ＣＰＵＩＩは、シリアル／パラレル変換器
１４ｃの記憶データを読み込んだのちに、パラレル／シ
リアル変換器１４ｂに送信データＳＤをセットする。

これにより、第５図（ａ）〜（ｋ）に示すように、パラ
レル／シリアル変換器１４ｂからは、転送クロック信号
ＳＰに同期して送信データＳＤが送出されて、インター
フェース装置２４の同期信号検出部２４ａとシリアル／
パラレル変換器２４ｄに加えられる。

この送信データＳＤの先頭の同期信号５ｙｎｃが同期信
号検出部２４ａで検出されると、同期信号検出部２４ａ
は、イネーブル信号ＥＢを立上げる。

これにより、転送クロック信号ＳＰｂがシリアル／パラ
レル変換器２４ｄに加えられて、送信データＳＤがシリ
アル／パラレル変換器２４ｄに記憶される。

また、同期信号検出部２４ａは、イネーブル信号ＥＢを
立ち下げてから、所定時間ＴＡを経過した時点で、イネ
ーブル信号ＥＣを立上げる。

これにより、転送クロック信号ＳＰｃがパラレル／シリ
アル変換器２４ｅに加えられて、パラレル／シリアル変
換器２４ｅに記憶されている受信データＲＤが、転送ク
ロック信号ＳＰｃに同期して出力され、インターフェー
ス装置１４のシリアル／パラレル変換器１４ｃおよび同
期信号検出部１４ｄに加えられる。

この受信データＲＤの先頭の同期信号５ｙｎｃが同期信
号検出部１４ｄで検出されると、同期信号検出部１４ｄ
は、イネーブル信号ＥＡを立上げる。

これにより、転送クロック信号ＳＰａがシリアル／パラ
レル変換器１４ｃに加えられて、受信データＲＤがシリ
アル／パラレル変換器１４ｃに記憶される。

このようにして、分周回路１４．ａからタイマ割込信号
ＴＩが出力されると、インターフェース装置１４のパラ
レル／シリアル変換器１４ｂに記憶されてし）る送信デ
ータＳＤが、同期信号５ｙｎｃを除去された状態でイン
ターフェース装置２４のシリアル／パラレル変換器２４
ｄに記憶されるとともに、インターフェース装置２４の
パラレル／シリアル変換器２４ｅに記憶されている受信
データＲＤが、同期信号５ｙｎｃを除去された状態でイ
ンターフェース装置１４のシリアル／パラレル変換器１
４ｃに記憶される。

また、上述したように、デジタル処理装置ｌのＣＰＵＩ
Ｉ、および、デジタル処理装置２のＣＰＵ２１は、それ
ぞれタイマ割込信号ＴＩの１周期単位にその内部処理を
実行しており、ＣＰ　Ｕｌｌがノ＜ラレル／シリアル変
換器１４ｂに対するデータセット、および、シリアル／
パラレル変換器１４ｃからのデータ読み込みを実行する
とともに、ＣＰＵ２１がシリアル／パラレル変換器２４
ｄからのデータ読み込み、および、パラレル／シリアル
変換器２４ｅへのデータセットを行っているので、デジ
タル処理装置１のＣＰｏｌｌとデジタル処理装置２のＣ
ＰＵ２１は、それぞれ適切にデータのやりとりを行うこ
とができる。

このようにして、インターフェース装置１４およびイン
ターフェース装置２４を用いて、双方向のデータ伝送を
実行することができる。

以上のように１本実施例では、２つのパラレル／シリア
ル変換器１４ｂ、２４ｅ、および、２つのシリアル／パ
ラレル変換器１４ｃ、２４ｄを用いてインターフェース
装＠１４．２４の主要部を構成しているので、インタフ
ェース装置１４．２４のコストを大幅に低減することが
できる。

また、それぞれのデジタル処理袋Ｗ１，２のＣＰＬ’ｌ
ｌ、２１は、分周回路１４ａから出力されるタイマ割込
信号ＴＩの周期で、相手装置とやりとりするブタのセン
ト、および、取り込みを行えばよいので、時間的な制限
が緩やかであり、他の処理を圧迫することがなく、ＣＰ
　Ｕｌｌ、２１の処理の自由度も広がる。

ところで、上述した実施例では、無信号時の伝送データ
をデータ「１」にクランプするとともに、伝送データの
先頭に付加する同期信号として、１ビツトのデータ「０
」を用いているが、この無信号時のクランプ態様、およ
び、同期信号のビットパターンは、これに限ることはな
い。また、この同期信号の付加は、特定のビットパター
ンを発生するデータ発生回路により発生して付加するこ
ともできる。

［発明の効果］ 以上説明したように、本発明によれば、双方向シリアル
インターフェースを簡単な装置構成で実現できるととも
に、一定時間間隔でデータの入出力を行っているので、
処理の負担が大幅に軽減される。また、伝送データの先
頭部に同期信号を付加して、その同期信号をデータ入力
動作のトリガとして用いているので、データ伝送のため
の同期を容易にとることができるという効果を得る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるデジタル処理システ
ムを示すブロック図、第２図は伝送データのフォーマッ
トを例示した概略図、第３図は一次側装置のＣＰＵの処
理例を示すフローチャート、第４図は二次側装置のＣＰ
Ｕの処理例を示すフローチャート、第５図は第１図の装
置の動作を説明するための動作波形図である。 １４．２４・・・インターフェース装置、１４ａ・・・
分局回路、１４ｂ、２４ｅ・・・パラレル／シリアル変
換器、１４ｃ、２４ｄ・・・シリアル／パラレル変換器
、１４ｄ　、　２４ａ・・・同期信号検出部、１４ｅ、
　２４ｂ、２４ｃ・・・アンド回路。

Claims (2)

【特許請求の範囲】
1. （１）データ転送クロックを発生するデータ転送クロッ
   ク発生手段と、上記データ転送クロックに同期して記憶
   しているパラレルデータをシリアルデータに変換して出
   力する第１のパラレル／シリアル変換器と、上記データ
   転送クロックに同期して二次側装置から出力されるシリ
   アルデータを入力する第１のシリアル／パラレル変換器
   と、所定周期で上記第１のパラレル／シリアル変換器に
   出力データをセットするとともに上記第１のシリアル／
   パラレル変換器から入力データを読み込む第１の制御手
   段を一次側装置に設ける一方、上記データ転送クロック
   に同期して上記第１のパラレル／シリアル変換器から出
   力されるシリアルデータを入力する第２のシリアル／パ
   ラレル変換器と、上記転送クロックに同期して記憶して
   いるパラレルデータをシリアルデータに変換して出力す
   る第２のパラレル／シリアル変換器と、所定周期で上記
   第２のパラレル／シリアル変換器に出力データをセット
   するとともに上記第２のシリアル／パラレル変換器から
   入力データを読み込む第２の制御手段を二次側装置に設
   け、上記第２のパラレル／シリアル変換器から出力され
   るシリアルデータは上記第１のシリアル／パラレル変換
   器に入力されることを特徴とするシリアルインターフェ
   ース方式。
2. （２）前記第１および第２のパラレル／シリアル変換器
   から出力されるデータの先頭には、所定ビットパターン
   からなる同期信号が付加される一方、前記一次側装置お
   よび二次側装置は、前記第１および第２のシリアル／パ
   ラレル変換器の入力データの先頭部に付加される上記同
   期信号を検出すると、その第１および第２のシリアル／
   パラレル変換器へのデータ入力を開始することを特徴と
   する請求項１記載のシリアルインターフェース方式。