JPH0454660A - データ転送制御装置 - Google Patents
データ転送制御装置Info
- Publication number
- JPH0454660A JPH0454660A JP16614890A JP16614890A JPH0454660A JP H0454660 A JPH0454660 A JP H0454660A JP 16614890 A JP16614890 A JP 16614890A JP 16614890 A JP16614890 A JP 16614890A JP H0454660 A JPH0454660 A JP H0454660A
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- JP
- Japan
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- response signal
- data transfer
- signal
- mpu
- true
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- Pending
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- Information Transfer Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、マイクロコンピュータを構成するマイクロプ
ロセッサと周辺装置との間におけるデータ転送制御装置
に関する。
ロセッサと周辺装置との間におけるデータ転送制御装置
に関する。
従来、マイクロコンピュータを構成するマイクロプロセ
ッサ（以下ｒＭＰＵ」という）が周辺装置の例えば、Ｒ
ＡＭとの間でデータ転送を行う際、第３図に示したよう
に、先ず、ＭＰＵによりＲＡＭがアクセス（セレクト信
号及びリード／ライト信号がＲＡＭに到達）される。次
に、ＭＰＵとＲＡＭとの間のリード／ライトに必要な時
間が予め設定されたタイマ回路のタイムアツプ後、ＲＡ
ＭはＭＰＵに対してデータ転送の完了を知らせる応答信
号を出力する。そして、ＭＰＵは応答イコ号を認識する
と前サイクルの処理を終了させ、次サイクルの処理に移
る。
ッサ（以下ｒＭＰＵ」という）が周辺装置の例えば、Ｒ
ＡＭとの間でデータ転送を行う際、第３図に示したよう
に、先ず、ＭＰＵによりＲＡＭがアクセス（セレクト信
号及びリード／ライト信号がＲＡＭに到達）される。次
に、ＭＰＵとＲＡＭとの間のリード／ライトに必要な時
間が予め設定されたタイマ回路のタイムアツプ後、ＲＡ
ＭはＭＰＵに対してデータ転送の完了を知らせる応答信
号を出力する。そして、ＭＰＵは応答イコ号を認識する
と前サイクルの処理を終了させ、次サイクルの処理に移
る。
上記応答信号はサイクル終了時、周辺装置にてオフされ
るセレクト信号に基づいてオフされＭＰＵに伝達される
。 この応答信号のオフは、正確なデータ転送を行うために
は、次サイクルのＭＰＵの応答信号の認識タイミングで
認識されないようにする必要がある。 ところが、ＭＰＵ、！：周辺装置とが離れて接続されて
いるとデータ転送途中に遅延が存在することになり、周
辺装置で応答信号がオフとなってもＭＰＵで即、オフと
ならないことになる。 従って、ＭＰＵと周辺装置とは離す距離に制限を受ける
ことになる。 又、次サイクルのＭＰＵの応答信号の認識タイミングに
おいて、周辺装置から遅延した前サイクルの応答信号が
入っているというような場合には、正常なデータ転送が
できないという問題があった。 本発明は、上記の課題を解決するために成されたもので
あり、その目的とするところは、ＭＰＵと周辺装置とが
離れて接続されておりデータ転送途中に遅延が存在して
いても、ＭＰＵと周辺装置との間のデータ転送が正常に
行えるデータ転送制御装置を提供することである。
るセレクト信号に基づいてオフされＭＰＵに伝達される
。 この応答信号のオフは、正確なデータ転送を行うために
は、次サイクルのＭＰＵの応答信号の認識タイミングで
認識されないようにする必要がある。 ところが、ＭＰＵ、！：周辺装置とが離れて接続されて
いるとデータ転送途中に遅延が存在することになり、周
辺装置で応答信号がオフとなってもＭＰＵで即、オフと
ならないことになる。 従って、ＭＰＵと周辺装置とは離す距離に制限を受ける
ことになる。 又、次サイクルのＭＰＵの応答信号の認識タイミングに
おいて、周辺装置から遅延した前サイクルの応答信号が
入っているというような場合には、正常なデータ転送が
できないという問題があった。 本発明は、上記の課題を解決するために成されたもので
あり、その目的とするところは、ＭＰＵと周辺装置とが
離れて接続されておりデータ転送途中に遅延が存在して
いても、ＭＰＵと周辺装置との間のデータ転送が正常に
行えるデータ転送制御装置を提供することである。
上記課題を解決するための発明の構成は、ＭＰＵと周辺
装置との間で該ＭＰＵ近傍に配設されるデータ転送制御
装置であって、前記周辺装置から出力され、前記ＭＰＵ
が次サイクルの処理に移るためのデータ転送の完了を知
らせる応答信号を入力し、その応答信号の応答完了状態
を示すレベルへの遷移に同期してレベルが遷移される真
の応答信号を発生させる真の応答信号発生手段と、この
真の応答信号発生手段で発生された真の応答信号を前記
ＭＰＵの処理サイクルの同期をとるためのサイクルスタ
ート信号の発生タイミングに同期して前記応答信号の応
答完了状態を示すレベルと反対の初期レベルに遷移させ
前記ＭＰＵに出力する反転出力手段とにて構成されるデ
ータ転送誤り防止回路を備えたことを特徴とする。
装置との間で該ＭＰＵ近傍に配設されるデータ転送制御
装置であって、前記周辺装置から出力され、前記ＭＰＵ
が次サイクルの処理に移るためのデータ転送の完了を知
らせる応答信号を入力し、その応答信号の応答完了状態
を示すレベルへの遷移に同期してレベルが遷移される真
の応答信号を発生させる真の応答信号発生手段と、この
真の応答信号発生手段で発生された真の応答信号を前記
ＭＰＵの処理サイクルの同期をとるためのサイクルスタ
ート信号の発生タイミングに同期して前記応答信号の応
答完了状態を示すレベルと反対の初期レベルに遷移させ
前記ＭＰＵに出力する反転出力手段とにて構成されるデ
ータ転送誤り防止回路を備えたことを特徴とする。
データ転送誤り防止回路の真の応答信号発生手段は、周
辺装置から出力され、ＭＰＵが次サイクルの処理に移る
ためのデータ転送の完了を知らせる応答信号を入力し、
その応答信号の応答完了状態を示すレベルへの遷移に同
期してレベルが遷移される真の応答信号を発生させる。 そして、データ転送誤り防止回路の信号反転手段は真の
応答信号発生手段で発生された真の応答信号を上記ＭＰ
Ｕの処理サイクルの同期をとるためのサイクルスタート
信号の発生タイミングに同期して上記応答信号の応答完
了状態を示すレベルと反対の初期レベルに遷移させ上記
ＭＰＵに出力する。 即ち、ＭＰＵと周辺装置との間が離れて接続されており
周辺装置からの応答信号が遅延していても、データ転送
誤り防止回路により前サイクルの応答信号がＭＰＵの次
サイクルの認識タイミングで認識されることはない。
辺装置から出力され、ＭＰＵが次サイクルの処理に移る
ためのデータ転送の完了を知らせる応答信号を入力し、
その応答信号の応答完了状態を示すレベルへの遷移に同
期してレベルが遷移される真の応答信号を発生させる。 そして、データ転送誤り防止回路の信号反転手段は真の
応答信号発生手段で発生された真の応答信号を上記ＭＰ
Ｕの処理サイクルの同期をとるためのサイクルスタート
信号の発生タイミングに同期して上記応答信号の応答完
了状態を示すレベルと反対の初期レベルに遷移させ上記
ＭＰＵに出力する。 即ち、ＭＰＵと周辺装置との間が離れて接続されており
周辺装置からの応答信号が遅延していても、データ転送
誤り防止回路により前サイクルの応答信号がＭＰＵの次
サイクルの認識タイミングで認識されることはない。
以下、本発明を具体的な実施例に基づいて説明する。
第１図は本発明に係るデータ転送誤り防止回路を備えた
データ転送制御装置を示したブロックダイヤグラムであ
る。 尚、実施例において、名称等の上に線が引かれた信号は
そのレベルが低い時に有効となるロー・アクティブな信
号であることを示している。 マイクロコンビエータを構成するＭＰＵｌ０と周辺装置
２０の例えば、ＲＡＭ２１とが離れて接続されており、
ＭＰＵｌ０とＲＡＭ２１きの間におけるデータ転送を示
している。 これらＭＰＵｌ０とＲＡＭ２１との間はアドレスバス及
びデータバスにて接続され、又、セレクト信号線、応答
信号線、真の応答信号線、リード／ライト信号線等にて
接続されている。そして、ＭＰＵｌ０の近傍で、応答信
号線と真の応答信号線との間にはデータ転送誤り防止回
路３０が設けられている。 上記データ転送誤り防止回路３０はセット／リセット付
フリップフロップ回路（以下「フリップフロップ回路」
という）３１と負論理のＯＲ回路（以下ＦＯＲ回路」と
いう）３２とインバータ３３．３４とから構成されてい
る。 そして、ＲＡＭ２１からの応答信号線はフリップフロッ
プ回路３１のＤ端子及びＯＲ回路３２の一方の入力端子
に接続されている。又、ＲＡＭ２１からの応答信号線は
インバータ３３を介してフリップフロップ回路３１のＳ
端子に接続されている。又、フリップフロップ回路３１
のＱ端子はＯＲ回路３２の他方の入力端子に接続されて
いる。 更に、フリップフロップ回路３１のＣＫ端子にはＭＰＵ
ｌ０の処理サイクルの同期をとるためのサイクルスター
ト信号を伝達する外部サイクルスタート信号線がＭＰＵ
ｌ０からインバータ３４を介して接続されている。又、
ＯＲ回路３２の出力端子は真の応答信号線を介してＭＰ
Ｕ、１０に接続されている。 尚、フリップフロップ回路３１のＲ端子には基準電圧Ｖ
。Ｃが印加され、Ｑ端子は空き端子となっている。 上記フリップフロップ回路３１はＣＫ端子に入力される
信号の立ち下がりタイミングにて、そのＤ端子に入力さ
れる信号はＧ端子から出力される。 又、ＭＰＵｌ０と周辺装置２０のＲＡＭ２１とが離れて
いるので、その間には遅延が存在している。 次に、本発明のデータ転送制御装置におけるＭＰＵｌ０
と周辺装置２０のＲＡＭ２１との動作タイミングを示し
た第２図を参照して説明する。 外部サイクルスタート信号はＭＰＵｌ０の処理サイクル
の同期をとるため各処理サイクルの最初に一度出力され
る。 ＲＡＭ２１からＭＰＵｌ０にデータ転送の完了を知らせ
る応答信号がデータ転送誤り防止回路３０に入力すると
、その応答信号の応答完了状態を示すレベルへの遷移に
同期してデータ転送誤り防止回路３０からの出力信号の
レベルは遷移する。 そして、この出力信号は外部サイクルスタート信号の有
効となる立ち下がりタイミングにてＲＡＭ２１からの応
答信号が入力している場合には直ちに初期レベルに遷移
する。 本実施例においては、データ転送誤り防止回路３０のフ
リップフロップ回路３１とＯＲ回路３２とを接続した信
号線の応答信号イネーブル信号のレベルが低い場合には
、ＲＡＭ２１からの応答信号を真の応答信号としてＭＰ
−ＵＩＯに伝達する。 そして、上記応答信号イネーブル信号が低レベルから高
レベルへと遷移すると、ＲＡＭ２１からの応答信号をＭ
ＰＵｌ０に伝達しない。 上記応答信号イネーブル信号のレベルの遷移は、データ
転送誤り防止回路３０にて達成される。 前サイクルのＲＡＭ２１からの応答信号が遅延してデー
タ転送誤り防止回路３０に入力されているとする。 この時、外部サイクルスタート信号が高レベルのままで
次サイクルの処理の最初の外部サイクルスタート信号が
出力されなければ、フリップフロップ回路３１からの応
答信号イネーブル信号は低レベルのままである。従って
、ＲＡＭ２１からの応答信号は真の応答信号としてＭＰ
Ｕｌ０に伝達される。 そして、次サイクルの外部サイクルスタート信号が出力
されると、フリップフロップ回路３１からの応答信号イ
ネーブル信号は低レベルから高レベルへと遷移する。す
ると、ＲＡＭ２１からの遅延した応答信号がデータ転送
誤り防止回路３０に入力していても、上記応答信号イネ
ーブル信号の遷移に同期して真の応答信号は初期レベル
である高レベルに遷移される。従って、上記遅延した応
答信号がＭＰＵｌ０に伝達されることはない。 このようにして、データ転送誤り防止回路３０からの出
力信号が真の応答信号として真の応答信号線を介してＭ
ＰＵｌ０に伝達される。 上述したように、本発明のデータ転送制御装置を用いる
ことにより、ＭＰＵｌ０と周辺装置２０とを離す距離に
制限を受けることなく、ＭＰＵ １０と周辺装置２０と
の間の正常なデータ転送が可能となる。
データ転送制御装置を示したブロックダイヤグラムであ
る。 尚、実施例において、名称等の上に線が引かれた信号は
そのレベルが低い時に有効となるロー・アクティブな信
号であることを示している。 マイクロコンビエータを構成するＭＰＵｌ０と周辺装置
２０の例えば、ＲＡＭ２１とが離れて接続されており、
ＭＰＵｌ０とＲＡＭ２１きの間におけるデータ転送を示
している。 これらＭＰＵｌ０とＲＡＭ２１との間はアドレスバス及
びデータバスにて接続され、又、セレクト信号線、応答
信号線、真の応答信号線、リード／ライト信号線等にて
接続されている。そして、ＭＰＵｌ０の近傍で、応答信
号線と真の応答信号線との間にはデータ転送誤り防止回
路３０が設けられている。 上記データ転送誤り防止回路３０はセット／リセット付
フリップフロップ回路（以下「フリップフロップ回路」
という）３１と負論理のＯＲ回路（以下ＦＯＲ回路」と
いう）３２とインバータ３３．３４とから構成されてい
る。 そして、ＲＡＭ２１からの応答信号線はフリップフロッ
プ回路３１のＤ端子及びＯＲ回路３２の一方の入力端子
に接続されている。又、ＲＡＭ２１からの応答信号線は
インバータ３３を介してフリップフロップ回路３１のＳ
端子に接続されている。又、フリップフロップ回路３１
のＱ端子はＯＲ回路３２の他方の入力端子に接続されて
いる。 更に、フリップフロップ回路３１のＣＫ端子にはＭＰＵ
ｌ０の処理サイクルの同期をとるためのサイクルスター
ト信号を伝達する外部サイクルスタート信号線がＭＰＵ
ｌ０からインバータ３４を介して接続されている。又、
ＯＲ回路３２の出力端子は真の応答信号線を介してＭＰ
Ｕ、１０に接続されている。 尚、フリップフロップ回路３１のＲ端子には基準電圧Ｖ
。Ｃが印加され、Ｑ端子は空き端子となっている。 上記フリップフロップ回路３１はＣＫ端子に入力される
信号の立ち下がりタイミングにて、そのＤ端子に入力さ
れる信号はＧ端子から出力される。 又、ＭＰＵｌ０と周辺装置２０のＲＡＭ２１とが離れて
いるので、その間には遅延が存在している。 次に、本発明のデータ転送制御装置におけるＭＰＵｌ０
と周辺装置２０のＲＡＭ２１との動作タイミングを示し
た第２図を参照して説明する。 外部サイクルスタート信号はＭＰＵｌ０の処理サイクル
の同期をとるため各処理サイクルの最初に一度出力され
る。 ＲＡＭ２１からＭＰＵｌ０にデータ転送の完了を知らせ
る応答信号がデータ転送誤り防止回路３０に入力すると
、その応答信号の応答完了状態を示すレベルへの遷移に
同期してデータ転送誤り防止回路３０からの出力信号の
レベルは遷移する。 そして、この出力信号は外部サイクルスタート信号の有
効となる立ち下がりタイミングにてＲＡＭ２１からの応
答信号が入力している場合には直ちに初期レベルに遷移
する。 本実施例においては、データ転送誤り防止回路３０のフ
リップフロップ回路３１とＯＲ回路３２とを接続した信
号線の応答信号イネーブル信号のレベルが低い場合には
、ＲＡＭ２１からの応答信号を真の応答信号としてＭＰ
−ＵＩＯに伝達する。 そして、上記応答信号イネーブル信号が低レベルから高
レベルへと遷移すると、ＲＡＭ２１からの応答信号をＭ
ＰＵｌ０に伝達しない。 上記応答信号イネーブル信号のレベルの遷移は、データ
転送誤り防止回路３０にて達成される。 前サイクルのＲＡＭ２１からの応答信号が遅延してデー
タ転送誤り防止回路３０に入力されているとする。 この時、外部サイクルスタート信号が高レベルのままで
次サイクルの処理の最初の外部サイクルスタート信号が
出力されなければ、フリップフロップ回路３１からの応
答信号イネーブル信号は低レベルのままである。従って
、ＲＡＭ２１からの応答信号は真の応答信号としてＭＰ
Ｕｌ０に伝達される。 そして、次サイクルの外部サイクルスタート信号が出力
されると、フリップフロップ回路３１からの応答信号イ
ネーブル信号は低レベルから高レベルへと遷移する。す
ると、ＲＡＭ２１からの遅延した応答信号がデータ転送
誤り防止回路３０に入力していても、上記応答信号イネ
ーブル信号の遷移に同期して真の応答信号は初期レベル
である高レベルに遷移される。従って、上記遅延した応
答信号がＭＰＵｌ０に伝達されることはない。 このようにして、データ転送誤り防止回路３０からの出
力信号が真の応答信号として真の応答信号線を介してＭ
ＰＵｌ０に伝達される。 上述したように、本発明のデータ転送制御装置を用いる
ことにより、ＭＰＵｌ０と周辺装置２０とを離す距離に
制限を受けることなく、ＭＰＵ １０と周辺装置２０と
の間の正常なデータ転送が可能となる。
本発明は、周辺装置から出力され、ＭＰＵが次サイクル
の処理に移るためのデータ転送の完了を知らせる応答信
号を入力し、その応答信号の応答完了状態を示すレベル
への遷移に同期してレベルが遷移される真の応答信号を
発生させる真の応答信号発生手段と、この真の応答信号
発生手段で発生された真の応答信号をＭＰＵの処理サイ
クルの同期をとるためのサイクルスタート信号の発生タ
イミングに同期して応答信号の応答完了状態を示すレベ
ルと反対の初期レベルに遷移させＭＰＵに出力する反転
出力手段とにて構成されるデータ転送誤り防止回路を備
えており、ＭＰＵと周辺装置との間のデータ転送におけ
る遅延にて生じる正しくない応答信号がＭＰＵの次サイ
クルの認識タイミングで認識されるという不都合が防止
される。 従って、接続距離が自由に設定されたＭＰＵと周辺装置
との間で正常なデータ転送を行うことが可能となるとい
う効果がある。
の処理に移るためのデータ転送の完了を知らせる応答信
号を入力し、その応答信号の応答完了状態を示すレベル
への遷移に同期してレベルが遷移される真の応答信号を
発生させる真の応答信号発生手段と、この真の応答信号
発生手段で発生された真の応答信号をＭＰＵの処理サイ
クルの同期をとるためのサイクルスタート信号の発生タ
イミングに同期して応答信号の応答完了状態を示すレベ
ルと反対の初期レベルに遷移させＭＰＵに出力する反転
出力手段とにて構成されるデータ転送誤り防止回路を備
えており、ＭＰＵと周辺装置との間のデータ転送におけ
る遅延にて生じる正しくない応答信号がＭＰＵの次サイ
クルの認識タイミングで認識されるという不都合が防止
される。 従って、接続距離が自由に設定されたＭＰＵと周辺装置
との間で正常なデータ転送を行うことが可能となるとい
う効果がある。
第１図は本発明の具体的な一実施例に係るデータ転送制
御装置のデータ転送誤り防止回路を示したブロックダイ
ヤグラム。第２図は本発明のブタ転送制御装置における
ＭＰＵと周辺装置との動作タイミング図。第３図は従来
のデータ転送制御装置を示したブロックダイヤグラムで
ある。 １０−ＭＰＵ ２０ 周辺装置 ２１−ＲＡＭ３０
°データ転送誤り防止回路 ３１−・−フリップフロップ回路（セット／リセット付
フリップフロップ回路） ３２−ＯＲ回路（負論理のＯＲ回路） ３３．３４・°−インバータ
御装置のデータ転送誤り防止回路を示したブロックダイ
ヤグラム。第２図は本発明のブタ転送制御装置における
ＭＰＵと周辺装置との動作タイミング図。第３図は従来
のデータ転送制御装置を示したブロックダイヤグラムで
ある。 １０−ＭＰＵ ２０ 周辺装置 ２１−ＲＡＭ３０
°データ転送誤り防止回路 ３１−・−フリップフロップ回路（セット／リセット付
フリップフロップ回路） ３２−ＯＲ回路（負論理のＯＲ回路） ３３．３４・°−インバータ
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサと周辺装置との間で該マイクロプ
ロセッサ近傍に配設されるデータ転送制御装置であって
、 前記周辺装置から出力され、前記マイクロプロセッサが
次サイクルの処理に移るためのデータ転送の完了を知ら
せる応答信号を入力し、 その応答信号の応答完了状態を示すレベルへの遷移に同
期してレベルが遷移される真の応答信号を発生させる真
の応答信号発生手段と、 この真の応答信号発生手段で発生された真の応答信号を
前記マイクロプロセッサの処理サイクルの同期をとるた
めのサイクルスタート信号の発生タイミングに同期して
前記応答信号の応答完了状態を示すレベルと反対の初期
レベルに遷移させ前記マイクロプロセッサに出力する反
転出力手段とにて構成されるデータ転送誤り防止回路を
備えたことを特徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16614890A JPH0454660A (ja) | 1990-06-25 | 1990-06-25 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16614890A JPH0454660A (ja) | 1990-06-25 | 1990-06-25 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454660A true JPH0454660A (ja) | 1992-02-21 |
Family
ID=15825948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16614890A Pending JPH0454660A (ja) | 1990-06-25 | 1990-06-25 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454660A (ja) |
-
1990
- 1990-06-25 JP JP16614890A patent/JPH0454660A/ja active Pending
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