JPH03296664A - 波形記憶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は波形記憶装置に関する発明で、特に低周波から
高周波にわたる広帯域の入力信号をディジタル変換して
メモリに記憶９表示する波形記憶表示装置に関するので
ある。

〔発明の概要〕

本発明は波形記憶表示装置において、単位クロック間に
おける入力信号の最大値と最小値をむすび表示するいわ
ゆる包絡線モードの波形表示における表示波形を改善す
るものである。すなわち。

入力信号より求めた最大値、最小値の出現順序を保存す
る手段を設けることにより、包絡線モードでの表示波形
の改善を実現するものである。

〔従来の技術〕

包絡線モードを有する波形記憶表示装置の従来技術とし
ては２例えば公開実用昭和６２−５９８７０号の「波形
記憶装置」がある。この従来技術ではクロックとクロッ
クの間における入力信号の最小値と最大値のみを保持し
、この２つの最大値と最小値の出現の順序を保存するこ
とは記載されていない。

従ってこれを表示する際には必ず最小値・最大値もしく
は最大値・最小値の順序に表示することとなる。

〔発明が解決しようとする課題〕

このため前述の従来技術では、第２図のＤに示すように
実際の波形に対して、リップルのような表示が行われて
しまい。実際の波形を忠実に再現することができないと
いう問題点がある。

同図において、Ａはサンプルクロックパルス。

Ｂは被観測入力信号波形、Ｃはクロックパルス。

Ｄは表示波形である。

〔課題を解決するための手段〕

本発明はこの問題点を解決するために、上記最大値と最
小値の出現順序を保存する手段を設けたものである。

〔作用〕

その結果、上記最大値・最小値を波形メモリに記憶する
順序を上記出現順序に従って行うことにより、第２図Ｅ
に示すように実際の波形をより忠実に再現することを可
能としたものである。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。同
図において、１は被観測入力信号、２はアナログ／ディ
ジタル変換器３とコンパレータ７の出力により保持回路
５と出現順位保存回路８を制御する制御回路、３は入力
信号１をアナログ／ディジタル変換するアナログ／ディ
ジタル変換回路、４は前記アナログ／ディジタル変換器
３ヘサンプルクロツク（第２図Ａ参照）を供給するサン
プルクロック発生回路、５は書込みクロック（第２図Ｃ
参照）の間におけるアナログ／ディジタル変換回路３か
らの最大値及び最小値を保持する保持回路、６は保持回
路５のデータを記憶するメモリ。

７はコンパレータでサンプルクロック毎に入るデータを
前回のクロックの時のデータと比較する。

８は本発明の特徴となる出現順位保存回路で保持回路５
に保持された最大値、最小値の出現順位を保持する。９
は出現順位保存回路８の出現順位に従って、最大値、最
小値をメモリへ記憶するようアドレスを制御するアドレ
ス制御回路、１０は書込み用のクロック発生回路、１１
は表示回路、１２は表示器である。

以下第１図にもとづいて９本発明の詳細な説明する。入
力信号１は、アナログ／ディジタル変換回路に加えられ
、その瞬時値をサンプルクロック発生回路４からのサン
プルクロック（第２図Ａ参照）の周期でデジタル波形デ
ータに変換され、この波形データはデータ線を介して保
持回路５及びコンパレータ７に出力される。このとき、
コンパレータ７は今回入力した波形データと前回に取り
込み保持回路５に保持されたデータ最大値、最小値とを
比較する。もし、今回のデータが前に保持した最大値よ
り大きいか、又は最小値より小さければ、コンパレータ
７は、制御回路２に対して新しい最大値又は最小値が検
出されたことを知らせる。制御回路２はこれを受けて今
回の最大値又は最小値を保持回路５に入力する。以上の
動作をサンプルクロック毎にくり返し、新しい最大値又
は最小値を検出する保持回路５の内容中は更新される。

この動作はクロック発生回路１ｏからの書込みクロック
（第２図Ｃ）間で行われ、当該クロック間における最大
値及び最小値が最終的にメモリ６に記憶される。

例えば、この書込みクロックはサンプリング−クロック
を分周してえることもできる。書込みクロックの発生回
路１ｏは書込みクロックを発生してアドレス制御回路９
を駆動する。ここで前出のストローブ信号を入力した出
現順位保存回路８は保持回路５に保持された最大値・最
小値の出現順位をアドレス制御回路９に加える。そこで
アドレス制御回路９はこの出現順位に従い、保持回路５
の最大値最小値を、最小値・最大値もしくは最大値・最
小値の順序にメモリ６に記憶する。一方。

前述の如く書込みクロックは制御回路２を介して保持回
路５をリセットし２次のタイミングの動作を開始する。

クロック発生回路１０は表示回路１１の掃引速度にあわ
せて周期が変更され、メモリ６の全アドレスが選択され
るように表示画面に適したクロック数を選択する。した
がって書込みクロックは表示器１２の各掃引速度に応じ
た数のクロックが印加することができるように何種類か
のクロック周期で動作するように構成する。掃引速度に
関する情報は表示回路１１から供給される。このように
して波形メモリに記憶されたディジタルデータは、第２
図に示すＥとなる。

〔発明の効果〕

このように本発明によれば、従来の包絡線モードにおけ
る波形表示における問題点を解決し、より忠実に実際に
近い波形を表示することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は波形の表示例を示す波形図である。 ２：制御回路、３：アナログ／ディジタル変換回路、４
：サンプルクロック発生回路、５：保持回路、６：メモ
ｉハフ：コンパレータ、８：呂現順位保存回路、１０：
クロック発生回路。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. １、入力信号をディジタル信号に変換するアナログ／デ
   ィジタル変換回路と該アナログ／ディジタル変換回路の
   出力側に接続され該ディジタル変換された入力信号の最
   大値と最小値を保持する保持回路と該保持回路の出力信
   号を前記アナログ／ディジタル変換回路のサンプルクロ
   ックより周波数の低い書込みクロックを発生する書込み
   クロック発生回路と該クロック発生回路に応じて記憶す
   るメモリと、前記保持回路と前記出現順位保存回路を制
   御する制御回路と、前記メモリの内容を表示する表示回
   路及び表示器により構成され、前記保持回路に保持した
   データの保持順序を保存する出現順位保存回路及び前記
   保持回路のデータを比較するコンパレータと、該コンパ
   レータの出力に対応して前記制御回路が前記記録クロッ
   ク間に得た前記アナログ／ディジタル変換回路からの入
   力信号波形データの最大値、最小値及びこの２値の保持
   した順序により、包絡線表示を行うことを特徴とする波
   形記憶表示装置。