JPH0330235B2 - - Google Patents
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- Publication number
- JPH0330235B2 JPH0330235B2 JP59037461A JP3746184A JPH0330235B2 JP H0330235 B2 JPH0330235 B2 JP H0330235B2 JP 59037461 A JP59037461 A JP 59037461A JP 3746184 A JP3746184 A JP 3746184A JP H0330235 B2 JPH0330235 B2 JP H0330235B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- memory cell
- word line
- memory
- clear
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、多数のメモリセルを同時に同じ記憶
状態に書き換え可能にしたスタテツク半導体記憶
装置に関する。
状態に書き換え可能にしたスタテツク半導体記憶
装置に関する。
従来技術と問題点
記憶装置は一般に多数のメモリセルを備える
が、これらのメモリセルを全て同じ記憶状態にす
ることが要求されることがある。例えばイニシヤ
ライズなどのため全セルをオール“１”または
“０”にリセツトまたはクリヤする場合がそれで
ある。従来の記憶装置ではこのような場合でも１
メモリセルずつ“１”または“０”を書き込んで
行くという方法をとつているが、これでは大容量
メモリになる程リセツトまたはクリヤに要する時
間が大になり、問題である。
が、これらのメモリセルを全て同じ記憶状態にす
ることが要求されることがある。例えばイニシヤ
ライズなどのため全セルをオール“１”または
“０”にリセツトまたはクリヤする場合がそれで
ある。従来の記憶装置ではこのような場合でも１
メモリセルずつ“１”または“０”を書き込んで
行くという方法をとつているが、これでは大容量
メモリになる程リセツトまたはクリヤに要する時
間が大になり、問題である。
スタテツクメモリで通常の書込み回路を利用し
たのでは全セル同時の書込みはできない。第１図
でこれを説明するに、この図はスタテツクメモリ
の概要を示し、MC00，MC01……，MCn0，
MCn1……はマトリクス状に配設された多数のメ
モリセル、WL0……WLnはワード線、H0……Hn
はホールド線、BL00とBL01，BL10とBL11……は
各一対のビツト線である。ワード線WL0はワー
ド線ドライバWD0により選択、非選択され、図
示しないが同様なワード線ドライバが他のード線
にも設けられ、そしてこれらのドライバはＸアド
レスデコーダ１０の出力により駆動される。１２
はホールド線H0に接続されてメモリセルの保持
電流を供給する定電流源、１４はワード線放電回
路でワード線WL0およびホールド線H0に接続さ
れてこれらが選択から非選択に変るとき放電電流
を流してこれらの電位の立下りを促進する。同様
な定電流源および放電回路が、他のワード線およ
びホールド線にも設けられる。BD0はビツト線対
BL00とBL01を選択、非選択するビツト線ドライ
バで、同様なドライバが各ビツト線対に設けら
れ、これらのドライバはＹアドレスデコーダ２０
の出力により駆動される。１６はセンス回路、１
９は読取り書込み及びチツプセレクト制御回路で
ある。
たのでは全セル同時の書込みはできない。第１図
でこれを説明するに、この図はスタテツクメモリ
の概要を示し、MC00，MC01……，MCn0，
MCn1……はマトリクス状に配設された多数のメ
モリセル、WL0……WLnはワード線、H0……Hn
はホールド線、BL00とBL01，BL10とBL11……は
各一対のビツト線である。ワード線WL0はワー
ド線ドライバWD0により選択、非選択され、図
示しないが同様なワード線ドライバが他のード線
にも設けられ、そしてこれらのドライバはＸアド
レスデコーダ１０の出力により駆動される。１２
はホールド線H0に接続されてメモリセルの保持
電流を供給する定電流源、１４はワード線放電回
路でワード線WL0およびホールド線H0に接続さ
れてこれらが選択から非選択に変るとき放電電流
を流してこれらの電位の立下りを促進する。同様
な定電流源および放電回路が、他のワード線およ
びホールド線にも設けられる。BD0はビツト線対
BL00とBL01を選択、非選択するビツト線ドライ
バで、同様なドライバが各ビツト線対に設けら
れ、これらのドライバはＹアドレスデコーダ２０
の出力により駆動される。１６はセンス回路、１
９は読取り書込み及びチツプセレクト制御回路で
ある。
Ｘアドレスデコーダ１０およびＹアドレスデコ
ーダ２０は共にワード線ドライバ、ビツト線ドラ
イバの１つのみにＨ（ハイ）レベル出力を生じさ
せるが、今Ｈレベル出力を生じるのはWD0と
BD0とするとワード線WL0がＨレベルになり、ま
たトランジスタQ00とQ01がオンになつてビツト
線BL00，BL01を定電流源I0，I1へ接続し、こうし
てメモリセルMC00を選択する。スタテツクメモ
リのメモリセルはフリツプフロツプであつて、そ
の一方にトランジスタがオン、他方のトランジス
タがオフであり、オントランジスタが接続される
ビツト線がＨレベル、オフトランジスタが接続さ
れるビツト線がＬ（ロー）レベルになる。センス
回路１６の差動増幅器１６ａはトランジスタ１６
ｂ，１６ｃ、抵抗１６ｄ，１６ｅを介してビツト
線BL00，BL01の上記Ｈ、Ｌレベルを検知し、ノ
アゲートG1を通してこれを読取りデータDoutと
して出力する。ゲートG1へはチツプセレクト信
号及びライトイネーブル信号がゲートG2，
G3を通して入力するので、この読取りデータ
Doutが出力されるのは＝Ｌ，＝Ｈのとき
即ちこの第１図のメモリのチツプがセレクトされ
かつ読取り状態のときである。
ーダ２０は共にワード線ドライバ、ビツト線ドラ
イバの１つのみにＨ（ハイ）レベル出力を生じさ
せるが、今Ｈレベル出力を生じるのはWD0と
BD0とするとワード線WL0がＨレベルになり、ま
たトランジスタQ00とQ01がオンになつてビツト
線BL00，BL01を定電流源I0，I1へ接続し、こうし
てメモリセルMC00を選択する。スタテツクメモ
リのメモリセルはフリツプフロツプであつて、そ
の一方にトランジスタがオン、他方のトランジス
タがオフであり、オントランジスタが接続される
ビツト線がＨレベル、オフトランジスタが接続さ
れるビツト線がＬ（ロー）レベルになる。センス
回路１６の差動増幅器１６ａはトランジスタ１６
ｂ，１６ｃ、抵抗１６ｄ，１６ｅを介してビツト
線BL00，BL01の上記Ｈ、Ｌレベルを検知し、ノ
アゲートG1を通してこれを読取りデータDoutと
して出力する。ゲートG1へはチツプセレクト信
号及びライトイネーブル信号がゲートG2，
G3を通して入力するので、この読取りデータ
Doutが出力されるのは＝Ｌ，＝Ｈのとき
即ちこの第１図のメモリのチツプがセレクトされ
かつ読取り状態のときである。
書込み時はがＬレベルになり、ノアゲート
G1は閉じ、ゲートG3，G5を通してＬレベルが供
給されてノアゲートG6，G7が開き、書込みデー
タDinがゲートG4を通してこれらのゲートG6，
G7へ加わり、従つて該ゲートG6，G7の出力は書
込みデータDinの１、０に応じて一方がＨ、他方
がＬになる。選択セルはやはりMC00とし、そし
てこのセルのトランジスタはビツト線BL00側が
オン、BL01側がオフ（これをデータ“１”記憶
状態とする）とし、これにデータ“０”を書込む
場合はゲートG7の出力がＨ、ゲートG6の出力が
Ｌになる。トランジスタ１６ｂ，１６ｃはメモリ
セルの一対のトランジスタとカレントスイツチを
組んでおり、メモリセルのＨ出力レベルよりゲー
トG6，G7のＨ出力レベルの方が高く、逆にメモ
リセルのＬ出力レベルよりゲートG6，G7のＬ出
力レベルの方が低いので、上記状態ではメモリセ
ルMC00のビツト線BL01側のトランジスタがオ
ン、トランジスタ１６ｃはオフ、メモリセル
MC00のビツト線BL00側トランジスタがオフ、ト
ランジスタ１６ｂがオンになり、電流源I0，I1の
電流はこれらのオントランジスタが供給する。こ
うしてメモリセルMC00では一対のトランジスタ
のオン、オフ状態が入れ換わり、該メモリセルの
記憶状態は“０”となる。
G1は閉じ、ゲートG3，G5を通してＬレベルが供
給されてノアゲートG6，G7が開き、書込みデー
タDinがゲートG4を通してこれらのゲートG6，
G7へ加わり、従つて該ゲートG6，G7の出力は書
込みデータDinの１、０に応じて一方がＨ、他方
がＬになる。選択セルはやはりMC00とし、そし
てこのセルのトランジスタはビツト線BL00側が
オン、BL01側がオフ（これをデータ“１”記憶
状態とする）とし、これにデータ“０”を書込む
場合はゲートG7の出力がＨ、ゲートG6の出力が
Ｌになる。トランジスタ１６ｂ，１６ｃはメモリ
セルの一対のトランジスタとカレントスイツチを
組んでおり、メモリセルのＨ出力レベルよりゲー
トG6，G7のＨ出力レベルの方が高く、逆にメモ
リセルのＬ出力レベルよりゲートG6，G7のＬ出
力レベルの方が低いので、上記状態ではメモリセ
ルMC00のビツト線BL01側のトランジスタがオ
ン、トランジスタ１６ｃはオフ、メモリセル
MC00のビツト線BL00側トランジスタがオフ、ト
ランジスタ１６ｂがオンになり、電流源I0，I1の
電流はこれらのオントランジスタが供給する。こ
うしてメモリセルMC00では一対のトランジスタ
のオン、オフ状態が入れ換わり、該メモリセルの
記憶状態は“０”となる。
Ｘアドレスデコーダ１０及びＹアドレスデコー
ダ２０は１つのワード線および一対のビツト線し
か選択しないから、書込みを行なうことができる
メモリセルはこれらの選択ワード線及びビツト線
の交点にある１メモリセルのみである。特別な回
路を付加して全ワード線を同時選択可能にして
も、やはり書込めるメモリセルは１つだけであ
る。即ちメモリセルの一対のトランジスタはセン
ス回路のトランジスタ１６ｂ，１６ｃはカレント
スイツチを組むから、１つのメモリセルのトラン
ジスタがオンになつて電流I0またはI1を供給すれ
ば、それ以上の電流は引取るものがないから他の
メモリセルのトランジスタはオフとならざるを得
ない。同様に、特別な回路を付加して全ビツト線
対同時選択可能にしても、例えば全ビツト線ドラ
イバの出力が一斉にＨになるようにしても、各ビ
ツト線対の選択トランジスタQ00，Q10，……と
定電流源I0、およびQ01，Q11，……定電流源I1は
カレントスイツチを組んでいるからオンになるの
は１つのみ即ち選択されるのは１ビツト線対のみ
であり、選択ワード線に連なる全メモリセルの一
斉クリヤはできない。
ダ２０は１つのワード線および一対のビツト線し
か選択しないから、書込みを行なうことができる
メモリセルはこれらの選択ワード線及びビツト線
の交点にある１メモリセルのみである。特別な回
路を付加して全ワード線を同時選択可能にして
も、やはり書込めるメモリセルは１つだけであ
る。即ちメモリセルの一対のトランジスタはセン
ス回路のトランジスタ１６ｂ，１６ｃはカレント
スイツチを組むから、１つのメモリセルのトラン
ジスタがオンになつて電流I0またはI1を供給すれ
ば、それ以上の電流は引取るものがないから他の
メモリセルのトランジスタはオフとならざるを得
ない。同様に、特別な回路を付加して全ビツト線
対同時選択可能にしても、例えば全ビツト線ドラ
イバの出力が一斉にＨになるようにしても、各ビ
ツト線対の選択トランジスタQ00，Q10，……と
定電流源I0、およびQ01，Q11，……定電流源I1は
カレントスイツチを組んでいるからオンになるの
は１つのみ即ち選択されるのは１ビツト線対のみ
であり、選択ワード線に連なる全メモリセルの一
斉クリヤはできない。
発明の目的
本発明は簡単な回路を付加することによりメモ
リの全セル又は同じワード線に連なる全セルと同
時にクリヤしようとするものである。
リの全セル又は同じワード線に連なる全セルと同
時にクリヤしようとするものである。
発明の構成
本発明は、複数のワード線とビツト線との各交
点にフリツプフロツプ回路からなるメモリセルを
配設したスタテツク半導体記憶装置において、該
ワード線に平行にクリヤ線を配設し、該クリヤ線
と、当該ワード線に接続される各メモリセルの、
該フリツプフロツプ回路を構成する一対のトラン
ジスタの同じ側のトランジスタのコレクタとの間
を、それぞれ同じ向きの単方向素子で接続し、メ
モリセルの全体を又はワード線単位で一斉クリヤ
可能としてなることを特徴とするが、次に実施例
を参照しながらこれを説明する。
点にフリツプフロツプ回路からなるメモリセルを
配設したスタテツク半導体記憶装置において、該
ワード線に平行にクリヤ線を配設し、該クリヤ線
と、当該ワード線に接続される各メモリセルの、
該フリツプフロツプ回路を構成する一対のトラン
ジスタの同じ側のトランジスタのコレクタとの間
を、それぞれ同じ向きの単方向素子で接続し、メ
モリセルの全体を又はワード線単位で一斉クリヤ
可能としてなることを特徴とするが、次に実施例
を参照しながらこれを説明する。
発明の実施例
第２図は本発明の実施例を示し、WL，Ｈ、及
びMC0〜MCnは前述のワード線、ホールド線、
及びメモリセルである。本発明ではワード線WL
に平行にクリヤ線CLを配設し、この線CLをメモ
リセルの一対のトランジスタの一方本例では右側
のトランジスタのコレクタへダイオードD0〜Dn
を介して接続する。スタテツクメモリセルはフリ
ツプフロツプからなり、第３図ａに示すように交
差接続された一対の要素E1，E2で表わされる。
要素E1，E2の具体例は同図ｂ，ｃ，ｄに示す如
くである。ｂはPNPNセルと呼ばれるもので、
一対のドライバトランジスタQ1，Q2と負荷トラ
ンジスタQ3，Q4からなり、図示の如く接続され
て端子Ｗがワード線WLに、端子Ｈがホールド線
Ｈに、端子Ｓがビツト線BL0，BL1へ接続され
る。ｃはダイオード負荷セルと呼ばれるもので、
一対のドライバトランジスタQ1，Q2と、負荷と
なるダイオードDa，Dbおよび抵抗R1，R2からな
る。ｄはI2Lセルと呼ばれるもので一対のドライ
バトランジスタQ1，Q2と負荷トランジスタQ3，
Q4からなる。前述の説明でメモリセルの一対の
トランジスタと呼んだのはｂ〜ｄのトランジスタ
Q1，Q2であり、その一方本例では右側のトラン
ジスタのコレクタＣへダイオードD0〜Dnを接続
する。
びMC0〜MCnは前述のワード線、ホールド線、
及びメモリセルである。本発明ではワード線WL
に平行にクリヤ線CLを配設し、この線CLをメモ
リセルの一対のトランジスタの一方本例では右側
のトランジスタのコレクタへダイオードD0〜Dn
を介して接続する。スタテツクメモリセルはフリ
ツプフロツプからなり、第３図ａに示すように交
差接続された一対の要素E1，E2で表わされる。
要素E1，E2の具体例は同図ｂ，ｃ，ｄに示す如
くである。ｂはPNPNセルと呼ばれるもので、
一対のドライバトランジスタQ1，Q2と負荷トラ
ンジスタQ3，Q4からなり、図示の如く接続され
て端子Ｗがワード線WLに、端子Ｈがホールド線
Ｈに、端子Ｓがビツト線BL0，BL1へ接続され
る。ｃはダイオード負荷セルと呼ばれるもので、
一対のドライバトランジスタQ1，Q2と、負荷と
なるダイオードDa，Dbおよび抵抗R1，R2からな
る。ｄはI2Lセルと呼ばれるもので一対のドライ
バトランジスタQ1，Q2と負荷トランジスタQ3，
Q4からなる。前述の説明でメモリセルの一対の
トランジスタと呼んだのはｂ〜ｄのトランジスタ
Q1，Q2であり、その一方本例では右側のトラン
ジスタのコレクタＣへダイオードD0〜Dnを接続
する。
このような構成であれば、クリヤ線CLをＨレ
ベルにするとダイオードD0，D1……Dnを介して
各メモリセルMC0，MC1……MCnの左側のトラ
ンジスタQ1がベース電流を供給されて一斉にオ
ンになり、従つて右側のトランジスタQ2はオフ
になり、これを記憶状態１とすれば各メモリセル
は一斉に記憶状態“１”にリセツトされる。ダイ
オードD0〜Dnを各メモリセルの左側のトランジ
スタのコレクタへ接続すればQ2がオン、Q1がオ
フとなり、各メモリセルは一斉に記憶状態“０”
にクリヤされる。
ベルにするとダイオードD0，D1……Dnを介して
各メモリセルMC0，MC1……MCnの左側のトラ
ンジスタQ1がベース電流を供給されて一斉にオ
ンになり、従つて右側のトランジスタQ2はオフ
になり、これを記憶状態１とすれば各メモリセル
は一斉に記憶状態“１”にリセツトされる。ダイ
オードD0〜Dnを各メモリセルの左側のトランジ
スタのコレクタへ接続すればQ2がオン、Q1がオ
フとなり、各メモリセルは一斉に記憶状態“０”
にクリヤされる。
各ワード線WL0，WL1，……WLnに平行にク
リヤ線CLを配設し、これらより当該ワード線に
連なるメモリセルのトランジスタのコレクタへ同
様にダイオードD0〜Dnを接続し、これらのクリ
ヤ線を共通に接続すれば、該共通クリヤ線をＨレ
ベルにすることによりメモルの全セルを一斉にリ
セツトまたはクリヤされる。ワード線に平行なク
リヤ線を各々独立させてこれらを個々に選択可能
にする、例えば当該ワード線のドライバWDへ選
択スイツチなどを介して接続して該ワード線ドラ
イバで選択可能とすれば、該ドライバにＨレベル
出力を生じさせることにより、当該ワード線に連
なるメモリセル毎に一斉クリヤすることができ
る。またクリヤ線はワード線２本に対して１本配
設し、クリヤ線の上部および下部のワード線に連
なるメモリセルに対してダイオードを介しての結
線を行ない、２ワード線に連なるメモリセル群に
対する一斉クリヤを行なうようにしてもよい。
リヤ線CLを配設し、これらより当該ワード線に
連なるメモリセルのトランジスタのコレクタへ同
様にダイオードD0〜Dnを接続し、これらのクリ
ヤ線を共通に接続すれば、該共通クリヤ線をＨレ
ベルにすることによりメモルの全セルを一斉にリ
セツトまたはクリヤされる。ワード線に平行なク
リヤ線を各々独立させてこれらを個々に選択可能
にする、例えば当該ワード線のドライバWDへ選
択スイツチなどを介して接続して該ワード線ドラ
イバで選択可能とすれば、該ドライバにＨレベル
出力を生じさせることにより、当該ワード線に連
なるメモリセル毎に一斉クリヤすることができ
る。またクリヤ線はワード線２本に対して１本配
設し、クリヤ線の上部および下部のワード線に連
なるメモリセルに対してダイオードを介しての結
線を行ない、２ワード線に連なるメモリセル群に
対する一斉クリヤを行なうようにしてもよい。
ダイオード即ち単方向素子の極性は図示のよう
にクリヤ線からメモリセルへ電流を流す向きの他
に、これを逆にメモリセルからクリヤ線へ電流を
流す向きにしてもよい。この場合はクリヤ線をＬ
レベルにしてメモリセルのクリヤを行なう。例え
ば第３図ｃのメモリセルで該単方向素子はQ2の
コレクタへ接続し、Q1オン、Q2オフの記憶状態
であつたとき、クリヤ線をＬレベルにすれば、Ｈ
レベルであつたトランジスタQ2のコレクタＣ従
つてトランジスタQ1のベースＢはＬレベルに落
され、Q1オフ従つてQ2オンとなり、クリヤされ
る。いずれの場合も、クリヤしない状態ではクリ
ヤ線のレベルは単方向素子がオフであるようにバ
イアスしておく。
にクリヤ線からメモリセルへ電流を流す向きの他
に、これを逆にメモリセルからクリヤ線へ電流を
流す向きにしてもよい。この場合はクリヤ線をＬ
レベルにしてメモリセルのクリヤを行なう。例え
ば第３図ｃのメモリセルで該単方向素子はQ2の
コレクタへ接続し、Q1オン、Q2オフの記憶状態
であつたとき、クリヤ線をＬレベルにすれば、Ｈ
レベルであつたトランジスタQ2のコレクタＣ従
つてトランジスタQ1のベースＢはＬレベルに落
され、Q1オフ従つてQ2オンとなり、クリヤされ
る。いずれの場合も、クリヤしない状態ではクリ
ヤ線のレベルは単方向素子がオフであるようにバ
イアスしておく。
メモリでは電源が投入された状態ではＸアドレ
スデコーダ１０およびＹアドレスデコーダ２０は
１つのワード線およびビツト線を選択しており、
そして書込み状態でなければ読取り状態にあつて
該選択ワード線およびビツト線の交点の選択メモ
リセルから読出し電流が流れている。クリヤを行
なう場合はこの読出し電流を遮断した方がクリヤ
動作を高速化することができ、この電流遮断は第
１図に点線で示すようにトランジスタQ2を設け
て該トランジスタをオンにし、ビツト線レベルを
Ｈにすることにより実施できる。
スデコーダ１０およびＹアドレスデコーダ２０は
１つのワード線およびビツト線を選択しており、
そして書込み状態でなければ読取り状態にあつて
該選択ワード線およびビツト線の交点の選択メモ
リセルから読出し電流が流れている。クリヤを行
なう場合はこの読出し電流を遮断した方がクリヤ
動作を高速化することができ、この電流遮断は第
１図に点線で示すようにトランジスタQ2を設け
て該トランジスタをオンにし、ビツト線レベルを
Ｈにすることにより実施できる。
また選択状態にあるワード線に連なるメモリセ
ルはクリヤしにくい。即ちワード線が選択状態即
ちＨレベルにあると、クリヤ線のＨレベルも同程
度であるが、クリヤ困難である。勿論クリヤ線の
Ｈレベルを更に高めればクリヤできるが、これは
電源電圧の関係で実現が難しい。これを避けるに
は非選択状態で行なえばよく、そして第１図に示
すワード線ドライバの差動アンプの基準電圧VR
を下げるとワード線非選択になるから、クリヤ時
には全ワード線ドライバの基準電圧VRを下げる
とよい。
ルはクリヤしにくい。即ちワード線が選択状態即
ちＨレベルにあると、クリヤ線のＨレベルも同程
度であるが、クリヤ困難である。勿論クリヤ線の
Ｈレベルを更に高めればクリヤできるが、これは
電源電圧の関係で実現が難しい。これを避けるに
は非選択状態で行なえばよく、そして第１図に示
すワード線ドライバの差動アンプの基準電圧VR
を下げるとワード線非選択になるから、クリヤ時
には全ワード線ドライバの基準電圧VRを下げる
とよい。
発明の効果
以上説明したように本発明では、比較敵簡単な
手段によりメモリ全セルまたは同じワード線に連
なるセルの一斉クリヤが可能となり、イニシヤラ
イズ処理などに甚だ有効である。
手段によりメモリ全セルまたは同じワード線に連
なるセルの一斉クリヤが可能となり、イニシヤラ
イズ処理などに甚だ有効である。
第１図はスタテツクメモリの概要を示す回路
図、第２図は本発明の実施例を示す回路図、第３
図はメモリセルの回路図である。 図面で、WL0〜WLnはワード線、BL00，
BL01，……はビツト線、MC00，MC01，……は
メモリセル、CLはクリヤ線、Q1，Q2は一対のト
ランジスタ、D0，D1，……は単方向素子である。
図、第２図は本発明の実施例を示す回路図、第３
図はメモリセルの回路図である。 図面で、WL0〜WLnはワード線、BL00，
BL01，……はビツト線、MC00，MC01，……は
メモリセル、CLはクリヤ線、Q1，Q2は一対のト
ランジスタ、D0，D1，……は単方向素子である。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線とビツト線との各交点にフリ
ツプフロツプ回路からなるメモリセルを配設した
スタテツク半導体記憶装置において、 該ワード線に平行にクリヤ線を配設し、該クリ
ヤ線と、当該ワード線に接続される各メモリセル
の、該フリツプフロツプ回路を構成する一対のト
ランジスタの同じ側のトランジスタのコレクタと
の間を、それぞれ同じ向きの単方向素子で接続
し、メモリセルの全体を又はワード線単位で一斉
クリヤ可能としてなることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037461A JPS60182097A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037461A JPS60182097A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182097A JPS60182097A (ja) | 1985-09-17 |
| JPH0330235B2 true JPH0330235B2 (ja) | 1991-04-26 |
Family
ID=12498164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037461A Granted JPS60182097A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182097A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890263A (en) * | 1988-05-31 | 1989-12-26 | Dallas Semiconductor Corporation | RAM with capability for rapid clearing of data from memory by simultaneously selecting all row lines |
| US5305263A (en) * | 1991-06-12 | 1994-04-19 | Micron Technology, Inc. | Simplified low power flash write operation |
-
1984
- 1984-02-29 JP JP59037461A patent/JPS60182097A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182097A (ja) | 1985-09-17 |
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