JPS60182097A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60182097A JPS60182097A JP59037461A JP3746184A JPS60182097A JP S60182097 A JPS60182097 A JP S60182097A JP 59037461 A JP59037461 A JP 59037461A JP 3746184 A JP3746184 A JP 3746184A JP S60182097 A JPS60182097 A JP S60182097A
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- JP
- Japan
- Prior art keywords
- line
- memory cell
- word line
- memory
- clear
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、多数のメモリセルを同時に同じ記憶状態に書
き換え可能にしたスタテック半導体記憶装置に関する。
き換え可能にしたスタテック半導体記憶装置に関する。
従来技術と問題点
記憶装置は一般に多数のメモリセルを備えるが、これら
のメモリセルを全て同じ記憶状態にすることが要求され
ることがある。例えばイニシャライズなどのため全セル
をオール“′１″または′″００パセットまたはクリヤ
する場合がそれである。
のメモリセルを全て同じ記憶状態にすることが要求され
ることがある。例えばイニシャライズなどのため全セル
をオール“′１″または′″００パセットまたはクリヤ
する場合がそれである。
従来の記憶装置ではこのような場合でも１メモリセルず
つ“１パまたは“０”を書き込んで行くという方法をと
っているが、これでは大容量メモリになる程すセントま
たはクリヤに要する時間が大になり、問題である。
つ“１パまたは“０”を書き込んで行くという方法をと
っているが、これでは大容量メモリになる程すセントま
たはクリヤに要する時間が大になり、問題である。
スタテックメモリで通常の書込み回路を利用したのでは
全セル同時の書込みはできない。第１図でこれを説明す
るに、この図はスタテックメモリの概要を示し、ＭＣＯ
Ｏ、ＭＣ□ ＋ ・−・・、ＭＣｎｏ 。
全セル同時の書込みはできない。第１図でこれを説明す
るに、この図はスタテックメモリの概要を示し、ＭＣＯ
Ｏ、ＭＣ□ ＋ ・−・・、ＭＣｎｏ 。
Ｍ Ｃｎ １ ・・・・・・はマトリクス状に配設され
た多数のメモリセル、ＷＬＯ・・・・・・ＷＬｎはワー
ド線、ＨＯ・・・・・・Ｈｎはホールド線、ＢＬｏｏと
ＢＬＯ，、ＢＬｌｏとＢＬｌｌ・・・・・・は各一対の
ビット線である。
た多数のメモリセル、ＷＬＯ・・・・・・ＷＬｎはワー
ド線、ＨＯ・・・・・・Ｈｎはホールド線、ＢＬｏｏと
ＢＬＯ，、ＢＬｌｏとＢＬｌｌ・・・・・・は各一対の
ビット線である。
ワード線ＷＬｏばワード線ドライバＷＤ、により選択、
非選択され、図示しないが同様なワード線ドライバが他
の一ド線にも設けられ、そしてこれらのドライバ゛はＸ
アドレスデコーダ１０の出力により駆動される。１２は
ホールド線ＨＯに接続されてメモリセルの保持電流を供
給する定電流源、１４はワード線放電回路でワード線Ｗ
ＬＯおよびホールド線ＨＯに接続されてこれらが選択か
ら非選択に変るとき放電電流を流してこれらの電位の立
下りを促進する。同様な定電流源および放電回路が、他
のワード線およびホールト線にも設けられる。ＢＤＯは
ビット線対ＢＬＯＯとＢＬＯ，を選択、非選択するビッ
ト線ドライバで、同様なドライバが各ビット線対に設け
られ、これらのドライバはＹアドレスデコーダ２０の出
力により駆動される。１６はセンス回路、１８は読取り
書込み及びチップセレクト制御回路である。
非選択され、図示しないが同様なワード線ドライバが他
の一ド線にも設けられ、そしてこれらのドライバ゛はＸ
アドレスデコーダ１０の出力により駆動される。１２は
ホールド線ＨＯに接続されてメモリセルの保持電流を供
給する定電流源、１４はワード線放電回路でワード線Ｗ
ＬＯおよびホールド線ＨＯに接続されてこれらが選択か
ら非選択に変るとき放電電流を流してこれらの電位の立
下りを促進する。同様な定電流源および放電回路が、他
のワード線およびホールト線にも設けられる。ＢＤＯは
ビット線対ＢＬＯＯとＢＬＯ，を選択、非選択するビッ
ト線ドライバで、同様なドライバが各ビット線対に設け
られ、これらのドライバはＹアドレスデコーダ２０の出
力により駆動される。１６はセンス回路、１８は読取り
書込み及びチップセレクト制御回路である。
Ｘアドレスデコーダ１０およびＹアドレスデコーダ２０
は共にワード線ドライバ、ビット線ドライバの１つのみ
にＨ（ハイ）レベル出力を生じさせるが、今Ｈレベル出
力を生じるのはＷＤＯとＢＤ、とするとワード線ＷＬＯ
がＨレベルになり、またトランジスタＱｏｏとＱＯ’Ｉ
かオンになってビット線ＢＬＯＯ，ＢＬＯ，を定電流
＃Ｉｏ、Ｉｔへ接続し、こうしてメモリセルＭＣ０Ｏを
選択する。スクテソクメモリのメモリセルはフリップフ
ロップであって、その一方のトランジスタがオン、他方
のトランジスタがオフであり、オントランジスタが接続
されるビット線がＨレベル、オフトランジスタが接続さ
れるビット線がＬ（ロー）レベルになる。センス回路１
６の差動増幅器１．６ ａ Ｌ↓トランジスタ１６ｂ、
１６ｃ、抵抗１．６ｄ、１６ｅを介してビット線ＢＬＯ
Ｏ、ＢＬＯ、の上記Ｈ１Ｌ１Ｌレベル知し、ノアゲート
Ｇ１ を通してこれを読取りデータＤｏｕｔとして出力
する。ゲートＧｌへはチップセレクト信号Ｃ８及びライ
トイネーブル信号ＷＥがゲー）Ｇ２，０３を通して入力
するので、この読取りデータＤｏｕｔが出力されるのは
Ｃ３＝Ｌ、ＷＥ＝Ｈのとき即ちこの第１図のメモリのチ
ップがセレクトされかつ読取り状態のときである。
は共にワード線ドライバ、ビット線ドライバの１つのみ
にＨ（ハイ）レベル出力を生じさせるが、今Ｈレベル出
力を生じるのはＷＤＯとＢＤ、とするとワード線ＷＬＯ
がＨレベルになり、またトランジスタＱｏｏとＱＯ’Ｉ
かオンになってビット線ＢＬＯＯ，ＢＬＯ，を定電流
＃Ｉｏ、Ｉｔへ接続し、こうしてメモリセルＭＣ０Ｏを
選択する。スクテソクメモリのメモリセルはフリップフ
ロップであって、その一方のトランジスタがオン、他方
のトランジスタがオフであり、オントランジスタが接続
されるビット線がＨレベル、オフトランジスタが接続さ
れるビット線がＬ（ロー）レベルになる。センス回路１
６の差動増幅器１．６ ａ Ｌ↓トランジスタ１６ｂ、
１６ｃ、抵抗１．６ｄ、１６ｅを介してビット線ＢＬＯ
Ｏ、ＢＬＯ、の上記Ｈ１Ｌ１Ｌレベル知し、ノアゲート
Ｇ１ を通してこれを読取りデータＤｏｕｔとして出力
する。ゲートＧｌへはチップセレクト信号Ｃ８及びライ
トイネーブル信号ＷＥがゲー）Ｇ２，０３を通して入力
するので、この読取りデータＤｏｕｔが出力されるのは
Ｃ３＝Ｌ、ＷＥ＝Ｈのとき即ちこの第１図のメモリのチ
ップがセレクトされかつ読取り状態のときである。
書込み時はＷＥがＬレベルになり、ノアゲートＧ１ は
閉じ、ゲートＧ３．Ｇ５を通してＬレベルが供給されて
ノアゲー１−０６．Ｇ７が開き、書込みデータＤｉｎが
ゲートＧ４を通してこれらのゲー）Ｇ６．Ｇ７へ加わり
、従って該ゲートＧ６．Ｃ；７の出力は書込みデータＤ
ｉｎの１，０に応じて一方がＨ２他方がＬになる。選択
セルはやはりＭＣ０Ｏとし、そしてこのセルのトランジ
スタはビット線ＢＬＯＯ側がオン、ＢＬＯ，側がオフ（
これをデータ“１”記憶状態とする）とし、これにデー
タ“０”を書込む場合はゲートＧ７の出力がＨ，ゲート
Ｇ６の出力がＬになる。トランジスタ１６ｂ１１６ｃは
メモリセルの一対のトランジスタとカレントスイッチを
組んでおり、メモリセルのＨ出力レベルよりゲー）０６
．Ｇ７のＨ出力レベルの方が高く、逆にメモリセルのＬ
出力レベルよりゲー１−Ｇ６．Ｇ７のＬ出力レベルの方
が低いので、上記状態でばメモリセルＭＣ０Ｏのビット
線ＢＬｏｌ側のトランジスタがオン、トランジスタ１６
ｃはオフ、メモリセルＭＣ０Ｏのビット線Ｂ Ｌｏ ｏ
側トランジスタがオフ、トランジスタ１６ｂがオンに
なり、電流源ＩＯ，Ｉ、の電流はこれらのオントランジ
スタが供給する。こうしてメモリセルＭＣｏｏでは一対
のトランジスタのオン、オフ１り態が入れ換わり、該メ
モリセルの記憶状態は“０”となる。
閉じ、ゲートＧ３．Ｇ５を通してＬレベルが供給されて
ノアゲー１−０６．Ｇ７が開き、書込みデータＤｉｎが
ゲートＧ４を通してこれらのゲー）Ｇ６．Ｇ７へ加わり
、従って該ゲートＧ６．Ｃ；７の出力は書込みデータＤ
ｉｎの１，０に応じて一方がＨ２他方がＬになる。選択
セルはやはりＭＣ０Ｏとし、そしてこのセルのトランジ
スタはビット線ＢＬＯＯ側がオン、ＢＬＯ，側がオフ（
これをデータ“１”記憶状態とする）とし、これにデー
タ“０”を書込む場合はゲートＧ７の出力がＨ，ゲート
Ｇ６の出力がＬになる。トランジスタ１６ｂ１１６ｃは
メモリセルの一対のトランジスタとカレントスイッチを
組んでおり、メモリセルのＨ出力レベルよりゲー）０６
．Ｇ７のＨ出力レベルの方が高く、逆にメモリセルのＬ
出力レベルよりゲー１−Ｇ６．Ｇ７のＬ出力レベルの方
が低いので、上記状態でばメモリセルＭＣ０Ｏのビット
線ＢＬｏｌ側のトランジスタがオン、トランジスタ１６
ｃはオフ、メモリセルＭＣ０Ｏのビット線Ｂ Ｌｏ ｏ
側トランジスタがオフ、トランジスタ１６ｂがオンに
なり、電流源ＩＯ，Ｉ、の電流はこれらのオントランジ
スタが供給する。こうしてメモリセルＭＣｏｏでは一対
のトランジスタのオン、オフ１り態が入れ換わり、該メ
モリセルの記憶状態は“０”となる。
Ｘアドレスデコーダ１０及びＹアドレスデコーダ２０は
１つのワード線および一対のビット線しか選択しないか
ら、書込みを行なうことができるメモリセルはこれらの
選択ワード線及びビ・ノド線の交点にある１メモリセル
のみである。特別な回路を付加して全ワード線を同時選
択可能にしても、やはり書込めるメモリセルは１つだけ
である。即ちメモリセルの一対のトランジスタはセンス
回路のトランジスタ１６ｂ、１６ｃはカレントスイッチ
を組むから、１つのメモリセルのトランジスタがオンに
なって電流ＩＯまたばＩ、を供給すれば、それ以上の電
流は引取るものがないから他のメモリセルのトランジス
タはオフとならざるを得ない。
１つのワード線および一対のビット線しか選択しないか
ら、書込みを行なうことができるメモリセルはこれらの
選択ワード線及びビ・ノド線の交点にある１メモリセル
のみである。特別な回路を付加して全ワード線を同時選
択可能にしても、やはり書込めるメモリセルは１つだけ
である。即ちメモリセルの一対のトランジスタはセンス
回路のトランジスタ１６ｂ、１６ｃはカレントスイッチ
を組むから、１つのメモリセルのトランジスタがオンに
なって電流ＩＯまたばＩ、を供給すれば、それ以上の電
流は引取るものがないから他のメモリセルのトランジス
タはオフとならざるを得ない。
同様に、特別な回路を付加して全ビット線対同時選択可
能にしても、例えば全ビット線トライノ＼の出力が一斉
にＨになるようにしても、各ビット線対の選択トランジ
スタＱＯＯ，ＱＩＯ，・・・・・・と定電流源ｉｏ、お
よびＱＯＩ、Ｑｌｌ、・・・・・・定電流源１１はカレ
ントスイッチを組んでいるからオンになるのは１つのみ
即ち選択されるのは１ビ・ノド線対のみであり、選択ワ
ード線に連なる全メモリセルの一斉クリヤはできない。
能にしても、例えば全ビット線トライノ＼の出力が一斉
にＨになるようにしても、各ビット線対の選択トランジ
スタＱＯＯ，ＱＩＯ，・・・・・・と定電流源ｉｏ、お
よびＱＯＩ、Ｑｌｌ、・・・・・・定電流源１１はカレ
ントスイッチを組んでいるからオンになるのは１つのみ
即ち選択されるのは１ビ・ノド線対のみであり、選択ワ
ード線に連なる全メモリセルの一斉クリヤはできない。
発明の目的
本発明は簡単な回路を付加することによりメモリの全セ
ル又は同じワード線に連なる全セルと同時にクリヤしよ
うとするものである。
ル又は同じワード線に連なる全セルと同時にクリヤしよ
うとするものである。
発明の構成
本発明は、複数のワード線とピント線との各交点にフリ
ップフロップ回路からなるメモリセルを配設したスタテ
ック半導体記憶装置において、該ワード線に平行にクリ
ヤ線を配設し、該クリヤ線と、当該ワード線に接続され
る各メモリセルの、該フリップフロップ回路を構成する
一対のトランジスタの同じ側のトランジスタのコレクタ
との間を、それぞれ同じ向きの単方向素子で接続し、メ
モリセルの全体を又はワード線単位で一斉クリヤ可能と
してなることを特徴とするガ、次に実施例を参照しなが
らこれを説明する。
ップフロップ回路からなるメモリセルを配設したスタテ
ック半導体記憶装置において、該ワード線に平行にクリ
ヤ線を配設し、該クリヤ線と、当該ワード線に接続され
る各メモリセルの、該フリップフロップ回路を構成する
一対のトランジスタの同じ側のトランジスタのコレクタ
との間を、それぞれ同じ向きの単方向素子で接続し、メ
モリセルの全体を又はワード線単位で一斉クリヤ可能と
してなることを特徴とするガ、次に実施例を参照しなが
らこれを説明する。
発明の実施例
第２図は本発明の実施例を示し、ＷＬ、Ｈ，及びＭ Ｃ
Ｏ−Ｍ Ｃｎは前述のワード線、ホールド線、及びメモ
リセルである。本発明ではワード線ＷＬに平行にクリヤ
線ＣＬを配設し、この線ＣＬをメモリセルの一対のトラ
ンジスタの一方本例では右側のトランジスタのコレクタ
ヘダイオードＤｏ〜Ｄｎを介して接続する。スタテック
メモリセルはフリップフロップからなり、第３図＋ａｌ
に示すように交差接続された一対の要素Ｅ、、Ｅ２で表
わされる。要素Ｅ、、Ｅ２の具体例は同図（ｂ）、 （
Ｃ１，（ｄｉに示す如くである。（ｂｌはＰＮＰＮセル
と呼ばれるもので、一対のドライバトランジスタＱ、
、Ｃ２と負荷トランジスタＱ３．Ｑ４からなり、図示の
如く接続されて端子Ｗがワード線ＷＬに、端子Ｈがホー
ルド線Ｈに、端子Ｓがビット線ＢＬＯ，ＢＬ１へ接続さ
れる。（Ｃ１はダイオード負荷セルと呼ばれるもので、
一対のドライバトランジスタＱ１゜Ｃ２と、負荷となる
ダイオードＤａ、Ｄｂおよび抵抗Ｒ，，Ｒ２からなる。
Ｏ−Ｍ Ｃｎは前述のワード線、ホールド線、及びメモ
リセルである。本発明ではワード線ＷＬに平行にクリヤ
線ＣＬを配設し、この線ＣＬをメモリセルの一対のトラ
ンジスタの一方本例では右側のトランジスタのコレクタ
ヘダイオードＤｏ〜Ｄｎを介して接続する。スタテック
メモリセルはフリップフロップからなり、第３図＋ａｌ
に示すように交差接続された一対の要素Ｅ、、Ｅ２で表
わされる。要素Ｅ、、Ｅ２の具体例は同図（ｂ）、 （
Ｃ１，（ｄｉに示す如くである。（ｂｌはＰＮＰＮセル
と呼ばれるもので、一対のドライバトランジスタＱ、
、Ｃ２と負荷トランジスタＱ３．Ｑ４からなり、図示の
如く接続されて端子Ｗがワード線ＷＬに、端子Ｈがホー
ルド線Ｈに、端子Ｓがビット線ＢＬＯ，ＢＬ１へ接続さ
れる。（Ｃ１はダイオード負荷セルと呼ばれるもので、
一対のドライバトランジスタＱ１゜Ｃ２と、負荷となる
ダイオードＤａ、Ｄｂおよび抵抗Ｒ，，Ｒ２からなる。
（ｄ）はＩ”Ｌセルと呼ばれるもので一対のドライバト
ランジスタＱ、 、Ｃ２と負荷Ｉ・ランジスクＱ３．Ｑ
４からなる、前述の説明でメモリセルの一対のトランジ
スタと呼んだのは（ｂ）〜（ｄｌのトランジスタＱ、、
Ｑ２であり、その一方本例では右側のトランジスタのコ
レクタＣヘダイオードＤｏ−Ｄｎを接続する。
ランジスタＱ、 、Ｃ２と負荷Ｉ・ランジスクＱ３．Ｑ
４からなる、前述の説明でメモリセルの一対のトランジ
スタと呼んだのは（ｂ）〜（ｄｌのトランジスタＱ、、
Ｑ２であり、その一方本例では右側のトランジスタのコ
レクタＣヘダイオードＤｏ−Ｄｎを接続する。
このような構成であれば、クリヤ線ＣＬをＨレベルにす
るとダイオードＤｏ、Ｄ＋ ・・・・・・Ｄｎを介して
各メモリセルＭ ＣＯ、Ｍ Ｃ１・・・・・・Ｍ Ｃｎ
の左側のトランジスタＱ１ がヘース電流を供給されて
一斉にオンになり、従って右側のトランジスタＱ２はオ
フになり、これを記憶状態１とすれば各メモリセルは一
斉に記憶状態“１”にリヤ・ノドされる。
るとダイオードＤｏ、Ｄ＋ ・・・・・・Ｄｎを介して
各メモリセルＭ ＣＯ、Ｍ Ｃ１・・・・・・Ｍ Ｃｎ
の左側のトランジスタＱ１ がヘース電流を供給されて
一斉にオンになり、従って右側のトランジスタＱ２はオ
フになり、これを記憶状態１とすれば各メモリセルは一
斉に記憶状態“１”にリヤ・ノドされる。
ダイオードＤ。〜Ｄｎを各メモリセルの左側のトランジ
スタのコレクタへ接続すればＣ２がオン、Ｑｌがオフと
なり、各メモリセルは一斉に記憶状態“０″にクリヤさ
れる。
スタのコレクタへ接続すればＣ２がオン、Ｑｌがオフと
なり、各メモリセルは一斉に記憶状態“０″にクリヤさ
れる。
各ワード線ＷＬＯ、ＷＬ、、・・・・・・ＷＬｎに平行
にクリヤ線ＣＬを配設し、これらより当該ワード線に連
なるメモリセルのトランジスタのコレクタへ同様にダイ
オードＤｏ”Ｄｎを接続し、これらのクリヤ線を共通に
接続すれば、該共通りリヤ線をＨレベルにすることによ
りメモリの全セルを一斉にリセフトまたはクリヤされる
。ワード線に平行なりす子線を各々独立させてこれらを
個々に選択可能にする、例えば当該ワード線のドライバ
ＷＤへ選択スイッチなどを介して接続して該ワード線ド
ライバで選択可能とすれば、該ドライバにＨレベル出力
を生じさせることにより、当該、ワード線に連なるメモ
リセル毎に一斉クリヤすることができるやまたクリヤ線
はワード線２本に対して１本配設し、クリヤ線の上部お
よび下部のワード線に連なるメモリセルに対してダイオ
ードを介しての結線を行ない、２ワード線に連なるメモ
リセル群に対する一斉クリヤを行なうようにしてもよい
。
にクリヤ線ＣＬを配設し、これらより当該ワード線に連
なるメモリセルのトランジスタのコレクタへ同様にダイ
オードＤｏ”Ｄｎを接続し、これらのクリヤ線を共通に
接続すれば、該共通りリヤ線をＨレベルにすることによ
りメモリの全セルを一斉にリセフトまたはクリヤされる
。ワード線に平行なりす子線を各々独立させてこれらを
個々に選択可能にする、例えば当該ワード線のドライバ
ＷＤへ選択スイッチなどを介して接続して該ワード線ド
ライバで選択可能とすれば、該ドライバにＨレベル出力
を生じさせることにより、当該、ワード線に連なるメモ
リセル毎に一斉クリヤすることができるやまたクリヤ線
はワード線２本に対して１本配設し、クリヤ線の上部お
よび下部のワード線に連なるメモリセルに対してダイオ
ードを介しての結線を行ない、２ワード線に連なるメモ
リセル群に対する一斉クリヤを行なうようにしてもよい
。
ダイオード即ち単方向素子の極性は図示のようにクリヤ
線からメモリセルへ電流を流す向きの他に、これを逆に
メモリセルからクリヤ線へ電流を流す向きにしてもよい
。この場合はクリヤ線をＬレベルにしてメモリセルのク
リ４・を行なう。例えば第３図（Ｃ）のメモリセルで該
単方向素子はＱ２のコレクタへ接続し、Ｑ、オン、Ｑ２
オフの記憶−状態であったとき、クリヤ線をＬレベルに
すれば、ＨレベルであったトランジスタＱ２のコレクタ
Ｃ従ってトランジスタＱ１ のヘースＢはＬレベルに落
され、Ｑ、オフ従ってＱ２オンとなり、クリヤされる。
線からメモリセルへ電流を流す向きの他に、これを逆に
メモリセルからクリヤ線へ電流を流す向きにしてもよい
。この場合はクリヤ線をＬレベルにしてメモリセルのク
リ４・を行なう。例えば第３図（Ｃ）のメモリセルで該
単方向素子はＱ２のコレクタへ接続し、Ｑ、オン、Ｑ２
オフの記憶−状態であったとき、クリヤ線をＬレベルに
すれば、ＨレベルであったトランジスタＱ２のコレクタ
Ｃ従ってトランジスタＱ１ のヘースＢはＬレベルに落
され、Ｑ、オフ従ってＱ２オンとなり、クリヤされる。
いずれの場合も、クリヤしない状態ではクリヤ線のレベ
ルは単方向素子がオフであるようにバイアスしておく。
ルは単方向素子がオフであるようにバイアスしておく。
メモリでは電源が投入された状態ではＸアドレスデコー
ダ１０およびＹアドレスデコーダ２０は１つのワード線
およびビット線を選択しており、そして書込み状態でな
ければ読取り状態にあって該選択ワード線およびビット
線の交点の選択メモリセルから読出し電流が流れている
。クリヤを行なう場合はこの読出し電流を遮断した方が
クリヤ動作を高速化することができ、この電流遮断は第
１図に点線で示すようにｌ・ランジスタＱａを設けて該
トランジスタを′オンにし、ビット線しベルヲＨにする
ことにより実施できる。
ダ１０およびＹアドレスデコーダ２０は１つのワード線
およびビット線を選択しており、そして書込み状態でな
ければ読取り状態にあって該選択ワード線およびビット
線の交点の選択メモリセルから読出し電流が流れている
。クリヤを行なう場合はこの読出し電流を遮断した方が
クリヤ動作を高速化することができ、この電流遮断は第
１図に点線で示すようにｌ・ランジスタＱａを設けて該
トランジスタを′オンにし、ビット線しベルヲＨにする
ことにより実施できる。
また選択状態にあるワード線に連なるメモリセルはクリ
ヤしにくい。即ちワード線が選択状態即ちＨレベルにあ
ると、クリヤ線のＨレベルも同程度であるが、クリヤ困
難である。勿論クリヤ線のＨレベルを更に高めればクリ
ヤできるが、これは電源電圧の関係で実現が難しい。こ
れを避けるには非選択状態で行なえばよく、そして第１
図に示すワード線ドライバの差動アンプの基準電圧ＶＲ
を下げるとワード線非選択になるから、クリヤ時には全
フード線ドライバの基準電圧ｖＲを下げるとよい。
ヤしにくい。即ちワード線が選択状態即ちＨレベルにあ
ると、クリヤ線のＨレベルも同程度であるが、クリヤ困
難である。勿論クリヤ線のＨレベルを更に高めればクリ
ヤできるが、これは電源電圧の関係で実現が難しい。こ
れを避けるには非選択状態で行なえばよく、そして第１
図に示すワード線ドライバの差動アンプの基準電圧ＶＲ
を下げるとワード線非選択になるから、クリヤ時には全
フード線ドライバの基準電圧ｖＲを下げるとよい。
発明の詳細
な説明したように本発明では、比較敵簡単な手段により
メモリ全セルまたは同じワード線に連なるセルの一斉ク
リヤが可能となり、イニシャライズ処理などに甚だ有効
である。
メモリ全セルまたは同じワード線に連なるセルの一斉ク
リヤが可能となり、イニシャライズ処理などに甚だ有効
である。
第１図はスクテソクメモリの概要を示す回路図、第２図
は本発明の実施例を示す回路図、第３図はメモリセルの
回路図である。 図面で、ＷＬｏ〜ＷＬｎはワード線、ＢＬＯｏ。 Ｂ ＬＯ、、・−・・−はビット線、ＭＣｏｏ、ＭＣ□
、。 ・・・・・・はメモリセル、ＣＬはクリヤ線、Ｑ、 、
Ｑ２は一対のトランジスタ、Ｄｏ 、Ｄ、、・旧・・は
単方向素子である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ：、Ｃ′；１日
は本発明の実施例を示す回路図、第３図はメモリセルの
回路図である。 図面で、ＷＬｏ〜ＷＬｎはワード線、ＢＬＯｏ。 Ｂ ＬＯ、、・−・・−はビット線、ＭＣｏｏ、ＭＣ□
、。 ・・・・・・はメモリセル、ＣＬはクリヤ線、Ｑ、 、
Ｑ２は一対のトランジスタ、Ｄｏ 、Ｄ、、・旧・・は
単方向素子である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ：、Ｃ′；１日
Claims (1)
- 【特許請求の範囲】 複数のワード線とビット線との各交点にフリップフロッ
プ回路からなるメモリセルを配設したスタテック半導体
記憶装置において、 該ワード線に平行にクリヤ線を配設し、該クリヤ綿と、
当該ワード線に接続される各メモリセルの、該フリップ
フロップ回路を構成する一対のトランジスタの同し側の
トランジスタのコレクタとの間を、それぞれ同じ向きの
単方向素子で接続し、メモリセルの全体を又はワード線
単位で一斉クリヤ可能としてなることを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037461A JPS60182097A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037461A JPS60182097A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182097A true JPS60182097A (ja) | 1985-09-17 |
| JPH0330235B2 JPH0330235B2 (ja) | 1991-04-26 |
Family
ID=12498164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037461A Granted JPS60182097A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890263A (en) * | 1988-05-31 | 1989-12-26 | Dallas Semiconductor Corporation | RAM with capability for rapid clearing of data from memory by simultaneously selecting all row lines |
| US5305263A (en) * | 1991-06-12 | 1994-04-19 | Micron Technology, Inc. | Simplified low power flash write operation |
-
1984
- 1984-02-29 JP JP59037461A patent/JPS60182097A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890263A (en) * | 1988-05-31 | 1989-12-26 | Dallas Semiconductor Corporation | RAM with capability for rapid clearing of data from memory by simultaneously selecting all row lines |
| US5305263A (en) * | 1991-06-12 | 1994-04-19 | Micron Technology, Inc. | Simplified low power flash write operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330235B2 (ja) | 1991-04-26 |
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