JPS6142347B2 - - Google Patents
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- Publication number
- JPS6142347B2 JPS6142347B2 JP55147385A JP14738580A JPS6142347B2 JP S6142347 B2 JPS6142347 B2 JP S6142347B2 JP 55147385 A JP55147385 A JP 55147385A JP 14738580 A JP14738580 A JP 14738580A JP S6142347 B2 JPS6142347 B2 JP S6142347B2
- Authority
- JP
- Japan
- Prior art keywords
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- current
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- line
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置特にI2L型のバイポー
ラメモリに関する。
ラメモリに関する。
メモリは多数のワード（又はロー）線とビツト
（又はコラム）線との各交点にメモリセルを配設
し、ワード線とコラム線を選択してその交点のメ
モリセルに対して書込み、読取りを行なう。そし
てワード線とビツト線の両方が選択されたセルが
選択セル、一方のみ選択されたセルが半選択セ
ル、両方とも選択されないセルは非選択セルと呼
ばれることは周知の通りである。ところでI2Lメ
モリの場合、ワード線を選択するということは当
該ワード線をＨ（ハイ）レベルにするということ
であり、そしてワード線をＨレベルにするとその
選択ワード線に接続されたセルを通してコラム線
もＨレベルになる。そこで次のような問題が生じ
る。即ち、I2Lメモリではセルをコラム線へ接続
する書込み読取り用npnトランジスタは、選択状
態でワード線がＨレベルであればそのコレクタが
高電位、ビツト線に接続されたそのエミツタが低
電位であるから通常のトランジスタと変るところ
はなく、コレクタからエミツタへ電流を流す従つ
てビツト線へ電流を供給するが、ワード線が非選
択でＬ（ロー）レベルであると動作が逆になり、
Ｈレベルのビツト線に接続されたそのエミツタが
コレクタ、低レベルを受けるコレクタがエミツタ
となつてビツト線から電流を吸い込むことにな
る。この電流（シンク電流と呼ぶ）は選択コラム
線では選択セルから供給されることになり、これ
は該選択セルの書込み特性を阻害する。この点に
ついての詳細な説明は特願昭54−95346号の明細
書に記載してある。また非選択コラム線ではシン
ク電流は選択ワード線と当該非選択コラム線に接
続された半選択セルから供給され、これは選択セ
ルのインジエクタ電流を増加させ、書込み特性を
悪化する。なおシンク電流の流入はセルのオン側
の書込み読取りトランジスタを通して行なわれる
から、シンク電流の経路および大きさはセル記憶
状態に応じて変り、シンク電流による書込み特性
等への悪影響はセル記憶内容により変動すること
になる。この点の詳細も特願昭54−95697号明細
書に記載してある。
（又はコラム）線との各交点にメモリセルを配設
し、ワード線とコラム線を選択してその交点のメ
モリセルに対して書込み、読取りを行なう。そし
てワード線とビツト線の両方が選択されたセルが
選択セル、一方のみ選択されたセルが半選択セ
ル、両方とも選択されないセルは非選択セルと呼
ばれることは周知の通りである。ところでI2Lメ
モリの場合、ワード線を選択するということは当
該ワード線をＨ（ハイ）レベルにするということ
であり、そしてワード線をＨレベルにするとその
選択ワード線に接続されたセルを通してコラム線
もＨレベルになる。そこで次のような問題が生じ
る。即ち、I2Lメモリではセルをコラム線へ接続
する書込み読取り用npnトランジスタは、選択状
態でワード線がＨレベルであればそのコレクタが
高電位、ビツト線に接続されたそのエミツタが低
電位であるから通常のトランジスタと変るところ
はなく、コレクタからエミツタへ電流を流す従つ
てビツト線へ電流を供給するが、ワード線が非選
択でＬ（ロー）レベルであると動作が逆になり、
Ｈレベルのビツト線に接続されたそのエミツタが
コレクタ、低レベルを受けるコレクタがエミツタ
となつてビツト線から電流を吸い込むことにな
る。この電流（シンク電流と呼ぶ）は選択コラム
線では選択セルから供給されることになり、これ
は該選択セルの書込み特性を阻害する。この点に
ついての詳細な説明は特願昭54−95346号の明細
書に記載してある。また非選択コラム線ではシン
ク電流は選択ワード線と当該非選択コラム線に接
続された半選択セルから供給され、これは選択セ
ルのインジエクタ電流を増加させ、書込み特性を
悪化する。なおシンク電流の流入はセルのオン側
の書込み読取りトランジスタを通して行なわれる
から、シンク電流の経路および大きさはセル記憶
状態に応じて変り、シンク電流による書込み特性
等への悪影響はセル記憶内容により変動すること
になる。この点の詳細も特願昭54−95697号明細
書に記載してある。
本発明はかゝるワード線非選択（コラム線は選
択、非選択の両方を含む）の全メモリセルが吸い
込むシンク電流による悪影響を確実に阻止できる
I2Lメモリを提供しようとするものであり、特徴
とする所はI2L型のメモリセルを多数マトリクス
状に配設してなる半導体記憶装置において、書込
み時に選択コラム線対のクランプレベルを、選択
セルのオン側は低く、オフ側は高く設定し、また
非選択コラム線対のクランプレベルを両方とも高
く設定して、選択ワード線に接続されたメモリセ
ルからのシンク電流供給を阻止する回路を設けた
ことにある。次に実施例を参照しながらこれを詳
細に説明する。
択、非選択の両方を含む）の全メモリセルが吸い
込むシンク電流による悪影響を確実に阻止できる
I2Lメモリを提供しようとするものであり、特徴
とする所はI2L型のメモリセルを多数マトリクス
状に配設してなる半導体記憶装置において、書込
み時に選択コラム線対のクランプレベルを、選択
セルのオン側は低く、オフ側は高く設定し、また
非選択コラム線対のクランプレベルを両方とも高
く設定して、選択ワード線に接続されたメモリセ
ルからのシンク電流供給を阻止する回路を設けた
ことにある。次に実施例を参照しながらこれを詳
細に説明する。
第１図はI2Lメモリの一部を示し、W1，W2は
ワード線、H1，H2は負側のワード線（ホールド
線）、B1と1、B2と2はコラム線対、Q11，Q12，
Q21，Q22はメモリセルである。勿論メモリには
ワード線、コラム線、およびメモリセルは多数あ
るが、第１図はそのほんの一部のみを示す。メモ
リセルの詳細は第２図に示す通りI2L型であり、
フリツプフロツプ構成の一対のnpnトランジスタ
Q3，Q4、その負荷ともなるベース電流供給用の
一対のpnpインジエクタQ1，Q2、該トランジス
タに並設される書込み読取り用のnpnトランジス
タQ5，Q6からなる。第１図において、WDはワー
ドデコーダ、ＸAはワード線選択アドレス信号、
ＴX1，ＴX2はワードドライバである。ワード線が
多数ある場合にはこれらは複雑な構成となるが、
本例では２本のみなので、アドレス信号は１ビツ
ト、デコーダは反転出力を持つアンドゲート１つ
となつている。CDはコラムデコーダ、ＹAはコラ
ム線選択アドレス信号、T51とT71、T52とT72は
コラム選択用トランジスタである。I1，I3はコラ
ム線の電流源、T11とT21、T12とT22はコラム線
レベルクランプ用のトランジスタである。
ワード線、H1，H2は負側のワード線（ホールド
線）、B1と1、B2と2はコラム線対、Q11，Q12，
Q21，Q22はメモリセルである。勿論メモリには
ワード線、コラム線、およびメモリセルは多数あ
るが、第１図はそのほんの一部のみを示す。メモ
リセルの詳細は第２図に示す通りI2L型であり、
フリツプフロツプ構成の一対のnpnトランジスタ
Q3，Q4、その負荷ともなるベース電流供給用の
一対のpnpインジエクタQ1，Q2、該トランジス
タに並設される書込み読取り用のnpnトランジス
タQ5，Q6からなる。第１図において、WDはワー
ドデコーダ、ＸAはワード線選択アドレス信号、
ＴX1，ＴX2はワードドライバである。ワード線が
多数ある場合にはこれらは複雑な構成となるが、
本例では２本のみなので、アドレス信号は１ビツ
ト、デコーダは反転出力を持つアンドゲート１つ
となつている。CDはコラムデコーダ、ＹAはコラ
ム線選択アドレス信号、T51とT71、T52とT72は
コラム選択用トランジスタである。I1，I3はコラ
ム線の電流源、T11とT21、T12とT22はコラム線
レベルクランプ用のトランジスタである。
このようなI2Lメモリに対して本発明ではコラ
ム線レベルクランプ用トランジスタT11，T21…
…………に対するベース電位制御回路BPC、およ
び非選択コラム線のクランプレベル制御回路
CLCを設ける。回路BPCは書込みデータＤA（２
値１ビツト）により動作し、その正または順出力
Ｄおよび負または反動出力を出力するゲート回
路からなる。また回路CLCはトランジスタT31と
T41、T32とT42、これらのベースへＨレベルを与
えるプルアツプ抵抗R1，R2、これらのベースを
電流源I2へ接続するスイツチングトランジスタ
T61，T62からなる。
ム線レベルクランプ用トランジスタT11，T21…
…………に対するベース電位制御回路BPC、およ
び非選択コラム線のクランプレベル制御回路
CLCを設ける。回路BPCは書込みデータＤA（２
値１ビツト）により動作し、その正または順出力
Ｄおよび負または反動出力を出力するゲート回
路からなる。また回路CLCはトランジスタT31と
T41、T32とT42、これらのベースへＨレベルを与
えるプルアツプ抵抗R1，R2、これらのベースを
電流源I2へ接続するスイツチングトランジスタ
T61，T62からなる。
このメモリでＸA＝ＹA＝Ｈ（“１”）でトランジ
スタＴX1，T51，T71がオンになつてワード線
W1、コラム線B1，1が選択されると、Q11は選択
セル、Q12，Q21は半選択セル、Q22は非選択セル
となる。セルQ11〜Q22は斜線を付した側がオン
とすると、かゝる状態では矢印で示す如くシンク
電流が流れる。即ちQ21，Q22がシンク電流を吸
い込み、この電流はコラム線レベルクランプ用の
トランジスタT11，T21……………がなければワ
ード線選択セルQ11，Q12から供給される。本例
ではコラム線1，2側にはシンク電流が無い
が、実際にはコラム線には多数のメモリセルが接
続され、その中のあるものはコラム線1，2側
がオンのものであるから、これらのコラム線
1，2にもシンク電流が流れ、トランジスタ
T21，T22が無ければセルQ11のオフ側、Q12のオ
ン側がこれらのシンク電流を供給することにな
る。
スタＴX1，T51，T71がオンになつてワード線
W1、コラム線B1，1が選択されると、Q11は選択
セル、Q12，Q21は半選択セル、Q22は非選択セル
となる。セルQ11〜Q22は斜線を付した側がオン
とすると、かゝる状態では矢印で示す如くシンク
電流が流れる。即ちQ21，Q22がシンク電流を吸
い込み、この電流はコラム線レベルクランプ用の
トランジスタT11，T21……………がなければワ
ード線選択セルQ11，Q12から供給される。本例
ではコラム線1，2側にはシンク電流が無い
が、実際にはコラム線には多数のメモリセルが接
続され、その中のあるものはコラム線1，2側
がオンのものであるから、これらのコラム線
1，2にもシンク電流が流れ、トランジスタ
T21，T22が無ければセルQ11のオフ側、Q12のオ
ン側がこれらのシンク電流を供給することにな
る。
ところで図示記憶状態のメモリセルQ11に対し
て書込みを行なう場合は、Q11の記憶状態を反対
させるべく（書込みとは記憶状態を反転させるこ
とでもある）Q11のオン側書込み読取りトランジ
スタを通して該セルからコラム線B1へ保持電流
以上の電流（書込み電流）を引取る（この書込み
回路は図示していない）が、セルQ11がシンク電
流を供給していると書込み電流が大になり、書込
み特性を阻害する。そこで本回路では書込みデー
タＤAを制御回路BPCも受取り、該回路がその
順、反転出力Ｄ，を作つてそれらをトランジス
タT11，T21……………へ図示の如く、即ちQ11の
図示記憶状態を“１”とすれば、次の書込みデー
タＤA“０”に対しＤ＝Ｌ、＝Ｈを作つてその
ＤをT11に、をT21に加える。このようにする
とQ11のオフ側からのシンク電流はT21が代つて
行ない（そのようにＤ，のＨレベルを定めてお
く）Q11からは供給されないので、前述の問題は
解除される。またT11のベースはＬレベルのＤを
受けるからオフになり、書込み電流がT11から供
給されることなく全てQ11のオン側から引出され
効率的かつ迅速に書込みを行なうことができる。
以上の如く、選択セルのフリツプフロツプのトラ
ンジスタのうちオン側のトランジスタのベースか
らつながるビツト線B1に対しては図示しない回
路にて書込み電流を流すと共にトランジスタT11
により低いレベルになるようにし、逆側のビツト
線１に対してはトランジスタT21により高いレ
ベルになるようにしているのである。この回路構
成まではすでに先願の特願昭54−95346号にて提
案済である。なおこのときトランジスタT61もオ
ンとなり、トランジスタT31，T41のベースを電
流源I2へ接続してプルダウンするので該T31，T41
はオフであり、コラム線へ電流を流してセル書込
み電流を減少させ延いては所要書込み電流を増大
させるようなことはない。
て書込みを行なう場合は、Q11の記憶状態を反対
させるべく（書込みとは記憶状態を反転させるこ
とでもある）Q11のオン側書込み読取りトランジ
スタを通して該セルからコラム線B1へ保持電流
以上の電流（書込み電流）を引取る（この書込み
回路は図示していない）が、セルQ11がシンク電
流を供給していると書込み電流が大になり、書込
み特性を阻害する。そこで本回路では書込みデー
タＤAを制御回路BPCも受取り、該回路がその
順、反転出力Ｄ，を作つてそれらをトランジス
タT11，T21……………へ図示の如く、即ちQ11の
図示記憶状態を“１”とすれば、次の書込みデー
タＤA“０”に対しＤ＝Ｌ、＝Ｈを作つてその
ＤをT11に、をT21に加える。このようにする
とQ11のオフ側からのシンク電流はT21が代つて
行ない（そのようにＤ，のＨレベルを定めてお
く）Q11からは供給されないので、前述の問題は
解除される。またT11のベースはＬレベルのＤを
受けるからオフになり、書込み電流がT11から供
給されることなく全てQ11のオン側から引出され
効率的かつ迅速に書込みを行なうことができる。
以上の如く、選択セルのフリツプフロツプのトラ
ンジスタのうちオン側のトランジスタのベースか
らつながるビツト線B1に対しては図示しない回
路にて書込み電流を流すと共にトランジスタT11
により低いレベルになるようにし、逆側のビツト
線１に対してはトランジスタT21により高いレ
ベルになるようにしているのである。この回路構
成まではすでに先願の特願昭54−95346号にて提
案済である。なおこのときトランジスタT61もオ
ンとなり、トランジスタT31，T41のベースを電
流源I2へ接続してプルダウンするので該T31，T41
はオフであり、コラム線へ電流を流してセル書込
み電流を減少させ延いては所要書込み電流を増大
させるようなことはない。
非選択コラムB2，2のトランジスタT12，T22
へは選択コラムのトランジスタT11，T21と同じ
ベース電位Ｄ，を与えるが、このベース電位は
当然コラム線の一方に対してだけしか有効でな
い。そこで本回路では非選択コラムに対しては両
方のコラム線レベルを上げる回路を別設する。即
ちＹA＝ＨでY1＝Ｈ、Y2＝ＬでT52，T72オフでコ
ラム線B2，B2が非選択の場合はトランジスタT62
もオフであり、トランジスタT32，T42はそのベ
ースが抵抗R2によりプルアツプされてオンとな
り、ビツト線B2，２をＨレベルにする。この
ようにすればQ22等（B2，２に接続された他の
セルも含む）のシンク電流はトランジスタT32，
T42から供給され、セルQ12が供給する必要はな
いから、前述の問題は解決される。
へは選択コラムのトランジスタT11，T21と同じ
ベース電位Ｄ，を与えるが、このベース電位は
当然コラム線の一方に対してだけしか有効でな
い。そこで本回路では非選択コラムに対しては両
方のコラム線レベルを上げる回路を別設する。即
ちＹA＝ＨでY1＝Ｈ、Y2＝ＬでT52，T72オフでコ
ラム線B2，B2が非選択の場合はトランジスタT62
もオフであり、トランジスタT32，T42はそのベ
ースが抵抗R2によりプルアツプされてオンとな
り、ビツト線B2，２をＨレベルにする。この
ようにすればQ22等（B2，２に接続された他の
セルも含む）のシンク電流はトランジスタT32，
T42から供給され、セルQ12が供給する必要はな
いから、前述の問題は解決される。
なお第１図中にて抵抗R1，R2等は所定の電源
レベルに接続されているが、トランジスタT31，
T41，T32，T42等のコレクタが接続されている
ECL回路の高レベルに該当するGNDレベルと同
等の高いレベルを意味しているのである。
レベルに接続されているが、トランジスタT31，
T41，T32，T42等のコレクタが接続されている
ECL回路の高レベルに該当するGNDレベルと同
等の高いレベルを意味しているのである。
以上説明したように本発明によればワード線が
非選択のセルが吸収するシンク電流は全てコラム
線レベル制御トランジスタT11，T21，…………
…およびT31，T41……………により供給され、
ワード線選択セルQ11，Q12が供給する必要はな
いから、書込み特性が阻害されることはない。ま
た書込み電流は、選択セルが属するコラム線のレ
ベルクランプ用トランジスタから流出することは
なくすべて選択セルから流出するから有効に利用
され、迅速な書込みをなうことができる。
非選択のセルが吸収するシンク電流は全てコラム
線レベル制御トランジスタT11，T21，…………
…およびT31，T41……………により供給され、
ワード線選択セルQ11，Q12が供給する必要はな
いから、書込み特性が阻害されることはない。ま
た書込み電流は、選択セルが属するコラム線のレ
ベルクランプ用トランジスタから流出することは
なくすべて選択セルから流出するから有効に利用
され、迅速な書込みをなうことができる。
第１図は本発明の実施例を示す概略回路図、第
２図はI2Lメモリセルの回路図である。 図でQ11，Q12……………はメモリセル、B1と
１、B2と２はコラム線対、W1，W2はワード
線、BPC，CLCは阻止回路である。
２図はI2Lメモリセルの回路図である。 図でQ11，Q12……………はメモリセル、B1と
１、B2と２はコラム線対、W1，W2はワード
線、BPC，CLCは阻止回路である。
Claims (1)
- １ I2L型のメモリセルを多数マトリクス状に配
設してなる半導体記憶装置において、書込み時に
選択コラム線対のクランプレベルを、選択セルの
オン側は低く、オフ側は高く設定し、また非選択
コラム線対のクランプレベルを両方とも高く設定
して、選択ワード線に接続されたメモリセルから
のシンク電流供給を阻止する回路を設けたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55147385A JPS5771576A (en) | 1980-10-21 | 1980-10-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55147385A JPS5771576A (en) | 1980-10-21 | 1980-10-21 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771576A JPS5771576A (en) | 1982-05-04 |
| JPS6142347B2 true JPS6142347B2 (ja) | 1986-09-20 |
Family
ID=15429053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55147385A Granted JPS5771576A (en) | 1980-10-21 | 1980-10-21 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771576A (ja) |
-
1980
- 1980-10-21 JP JP55147385A patent/JPS5771576A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771576A (en) | 1982-05-04 |
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