JPH0330468A

JPH0330468A - 半導体装置

Info

Publication number: JPH0330468A
Application number: JP1163957A
Authority: JP
Inventors: Yoshinori Matsumoto; 松本　美紀; Yasushi Nagashima; 永島　靖
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-06-28
Filing date: 1989-06-28
Publication date: 1991-02-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置技術に関し、特に、ＢＩＣＭＯＳ
　（Ｂｉｐｏｌａｒ　ＣＭＯＳ）　　技術に適用して有
効な技術に関するものである。

〔従来の技術〕

近年、メモリやマイクロプロセッサ等に代表されるＶＬ
Ｓ　Ｉは、消費電力の制約からＣＭＯＳ構造が主流とな
りつつある。ところが、ＭＯＳトランジスタ　（以下、
ＭＯ３という）は、バイポーラトランジスタに比較して
、単位面積当たりの相互コンダクタンスが約２桁小さい
ことから負荷駆動能力が小さく、高速化の要求に応えら
れない。

方、バイポーラトランジスタは、ゲート当たりの消費電
力がＣＭＯＳより約１桁大きいことが、低消費電力化の
大きな制約となっている。

このような観点から、バイポーラトランジスタの高速性
と、ＣＭＯＳの低消費電力性、及び高集積性とを兼ね備
えることの可能なりｉＣＭＯ３ＣＭＯＳ構造れ実用化さ
れている。

Ｂ１ＣＭＯＳ技術については、例えば株式会社プレスジ
ャーナル、昭和６２年３月２０日発行、「月刊Ｓｅ＋ｒ
＋１ｃｏｎｄｕｃｔ、ｏｖ　ＷｏｒＸｄ　（セミコンダ
クタ・ワールド）１９８７年４月号」Ｐ９９〜Ｐ１０５
に言己載があり、Ｂ　ｉｃＭＯ５−ＬＳ　Ｉの構造、及
びその製造プロセス、並びに素子特性等について説明さ
れている。

ところで、ｎチャネルＭＯ５（以下、ｎＭＯ３という）
には、しきい値電圧（Ｖｔｈ）を安定した値に設定する
観点から、基板電位を印加する必要がある。特に、近年
は、素子の微細化に伴い基板電位がｎ　Ｍ　ＯＳ素子に
与える影響は大であり、その設定は微妙な精度を必要と
している。

一方、ｐ形半導体基板に構成されるＢ　ｉ　ＣＭＯ３構
造では、半導体基板自体に基板電位を供給するため、同
一半導体基板に形成されたｐチャネルＭＯ３（以下、９
ＭＯ３という）やバイポーラトランジスタにも半導体基
板を通じて基板電位が印加されることになる。

しかし、この基板電位が、例えばバイポーラトランジス
タの飽和時に印加されると、基板電位は負電位であるた
め、バイポーラトランジスタのｐ形不純物層から半導体
基板へ電流通路が形成され、ベースからコレクタへ流れ
る逆方向電流が増加し、さらにはこの電流によりバイポ
ーラトランジスタにおいてラッチアップが発生する問題
があった。

このような問題を改善する観点から従来は、例えば人力
電源（Ｖｃｃ）　　電極とコレクタ電極との間にコレク
タ抵抗を接続し、バイポーラトランジスタの飽和を防止
する飽和防止結線回路技術や基板内に基板電位検出回路
を設け、検出された基板電位が所定レベルに達すると基
板電位の供給動作を停止させる技術を採用していた。

〔発明が解決しようとする課題〕

ところが、飽和防止結線回路技術、あるいは基板電位検
出回路を設置する技術のいずれにおいても、半導体基板
に電位を供給するため、例えばバイポーラトランジスタ
には依然として基板電位が印加され、基板電位に起因す
るベース、コレクタ間の逆方向電流の防止、さらにはラ
フチアツブの防止のための充分な効果が得られていなか
った。

また、反対に、バイポーラトランジスタの飽和の際にベ
ース、コレクタ間に流れる逆方向電流が、ｎＭＯ３の基
板電位を変動させ、ｎＭＯ３の動作を不安定にする恐れ
があった。

本発明は上記課題に着目してなされたものであり、その
目的は、ｎＭＯ３，９ＭＯ３，及びバイポーラトランジ
スタが同一ｐ形半導体基板に形成された半導体装置にお
いて、ｎＭＯ３にのみ基板電位を印加することのできる
技術を提供することにある。

また、本発明の他の目的は、信頼性の高い半導体装置技
術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書のＳ己述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、ｎＭＯ３，９ＭＯ３，及びバイポーラトラン
ジスタが同一半導体基板に形成された半導体装置であっ
て、前記ｎＭＯ３を、基板電位に接続され、かつｎ形不
純物層領域内に形成されたｐ形不純物層領域内に形成し
た半導体装置構造とするものである。

上記した手段によれば、基板電位に接続され、かつｎ形
不純物層領域内に形成されたｐ形不純物層を通じて、こ
のｐ形不純物層領域内に形成されたｎＭＯ３のみに基板
電位を印加することができる。

また、反対に、ｎ形不純物層領域によりｐ形不純物層領
域がｐ形半導体基板と電気的に分離されるため、バイポ
ーラトランジスタからｎＭＯ３への悪影響を防止するこ
とができる。

〔実施例〕

第１図は本発明の一実施例である半導体装置を示す半導
体基板の断面図である。

本実施例の半導体装置は、例えばＢｉＣＭＯ３構造によ
って構成されたダイナミック形ＲＡＭ　（以下、ＤＲＡ
Ｍという）である。

第１図に示すように、周辺回路領域へにおけるバイポー
ラトランジスタ形成領域Ｂの例えばｐ形シリコン単結晶
からなる半導体基板（以下、基板という）　１には、例
えば低抵抗のｎ“形埋込層２は、ｎ形シリコン単結晶か
らなるエピタキシャル層３が形成されている。そして、
バイポーラトランジスタ形成領域已におけるエピタキシ
ャル層３には、コレクタ領域を形成するｎウェル４、及
びｎウェル４からコレクタ電極を取り出すｎ＋形不純物
層５が形成されている。ｎウェル４の上層には、ベース
領域を形成するｐゝ形形成散層６形成されており、さら
にこのｐ゛形形成散層６は、エミッタ領域を形成するｎ
４　形拡散層７が形成されている。

このようにバイポーラトランジスタ形成領域Ｂには、ｎ
ｐｎ形のバイポーラトランジスタ８が形成されている。

また、ＭＯ３Ｏ３形成領域台ける基板１には、ｎ゛形埋
込層９が形成されており、さらにｎゝ形埋込層９の上層
には、ｎウェル（ｎ形不純物層領域）１０が形成されて
いる。なお、ｎ“形埋込層９は、例えば上記したｎ゛形
埋込層２の形成と同時に形成される。また、ｎウェル１
０は、例えばＭＯ５形成領域ＣにおけるｐＭＯ３領域り
のｎウェル１０には、ソース、ドレイン領域を形成する
ｐ゛形形成散層１１ａｌｌｂが形成されており、これら
ｐ゛形形成散層１１ａｌｌｂと、ｐ゛形形成散層１１ａ
ｌｌｂ間の上層に形成された二酸化ケイ素等からなるゲ
ート酸化膜１２ａと、ゲート酸化膜１２ａの上層に形成
された低抵抗ポリシリコン等からなるゲート電極１３ａ
とから９ＭＯ３１４が構成されている。なお、ゲート電
極１３ａを構成する低抵抗ポリシリコンには、例えば可
動イオンを捕獲し、ＭＯＳのｖ　ｔ　ｈを安定させる観
点からｎ形不純物が導入されている。

一方、ＭＯ３Ｏ３形成領域台けるｎＭＯ３領域Ｅのｎウ
ェル１０には、例えばｐ形不純物ホウ素（Ｂ）が導入さ
れてなるｐウェル（ｐ形不純物層領域）１５が形成され
ている。そして、このｎウェル１５の上層の一部にｐ４
　形不純物が導入され形成された基板電位取出層１６は
、コンタクトホール１７を介して基板電位ｖＩＩＲに接
続されたアルミニウム（ＡＪ）等からなる配線１８と電
気的に接続されている。

すなわち、本実施例の半導体装置においては、ｎウェル
１５が、ｎウェル１０によって基板ｌと電気的に分離さ
れ、かつ基板電位Ｖ８Ｂと接続されているため、このｎ
ウェル１５に形成されたｎＭＯ８にのみ基板電位Ｖｌｌ
を印加することができ、かつ基板１に形成されたバイポ
ーラトランジスタ８からの影響を受けにくい構造となっ
ている。

なお、ｎウェル１５は、例えば上記したバイポーラトラ
ンジスタ８のｐ″　形拡散層６の形成と同時に形成され
る。また、基板電位取出層１６は、例えば上記した９Ｍ
Ｏ３１４のｐ゛形形成散層１１ａｌｌｂの形成と同時に
形成される。また、ｎウェル１０の下層の上記したｎ゛
゛込層９は、基板１とｎウェル１５との電気的分離を向
上させるために形成した不純物層である。

周辺回路領域ＡにおけるｎＭＯ３領域Ｅのｎウェル１５
には、ソース、ドレイン領域を形成するｎ”形拡散層１
９ａ、１９ｂが形成されており、これらｎ“形拡散層１
９ａ、１９ｂと、ｎゝ形形成散層１９ａ１９ｂ間の上層
に形成されたゲート酸化膜１２ｂと、このゲート酸化膜
１２ｂの上層に形成されたゲート電極１３ｂとによって
ｎＭ。

Ｓ２０が構成されている。なお、このｎＭＯ３２０と、
上記した９ＭＯ３１４とによってＣＭ　ＯＳ構造が構成
されている。

また、メモリセル領域Ｆにおけるｎウェル１５には、ｎ
“形拡散層２１ａ、２１ｂが形成されている。そして、
これらｎ゛形拡散層２１ａ、２１ｂと、これらの間の上
層に形成されたゲート酸化膜１２ｃと、ゲート酸化膜１
２ｃの上層に形成されたゲート電極１３ｃとによって、
スイッチングＭＯＳトランジスタであるｎＭＯ３２２が
構成されている。また、上記したｎ０形拡散層２１ｂは
、基板ｌの横方向に延び、その上層に形成されたキャパ
シタ絶縁膜２３と、このキャパシタ絶縁膜２３の上層に
形成されたプレート電極２４とによりキャパシタ２５を
構成している。

なお、プレート電極２４の下方、ｎ゛形形成散層２１ｂ
下層に形成されたｐ°形不純物層２６は、ソフトエラー
防止のために形成された不純物領域である。

上占己した各素子間は、二酸化ケイ素等からなるフィー
ルド酸化膜２７によって電気的に分離されている。また
、バイポーラトランジスタ形成領域ＢとＭＯ３形成領域
Ｃとの間のフィールド酸化膜２７の下方には、ｎウェル
２８、ｐ゛形不純物層２９が自己整合的に形成されてお
り、これらによってバイポーラトランジスタ８の電気的
分離がより確実に行われている。

また、基板１の表面には、リンケイ酸ガラス（ＰＳＧ）
等からなる絶縁膜３０が被着され、その所定箇所に開孔
されたコンタクトホール３１を介してＡ１等からなる配
線３２と各素子の電極とが電気的に接続されている。

このように本実施例によれば、ｎウェル１０により基板
ｌと電気的に分離され、かつ基板電位Ｖ□に接続された
ｎウェル１５を通じてｎＭＯ５２０，２２にのみ基板電
位Ｖｌｌｌ＋を印加することがで１４への基板電位ＶＢ
ＢＯ印加が防止される。

このため、例えば基板電位ＶＢＢに起因するベース、コ
レクタ間の逆方向電流を防止し、さらにこの電流による
バイポーラトランジスタ８におけるラッチアップの発生
を防止することができる。

また、反対に、ｎウェルｌＯによりｎウェル１５と基板
１とが電気的に分離されているため、バイポーラトラン
ジスタ８の飽和時に生じたベース、コレクタ間の逆方向
電流が基板１を通じてｎＭ。

Ｓ２０．２２の基板電位を変動させる等の悪影響を防止
することができる。

これらの結果、信頼性の高い半導体装置を提供すること
ができる。

以上、本発胡者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例においては、半導体基板とｐ形不純
物層領域との電気的分離を向上させるためにｎＭＯ３の
下方にもｎ゛形埋込層を形成した場合について説明した
が、このｎ”形埋込層は形成しなくとも充分な効果が得
られる。

以上の説明では主として本発關者によってなされた発明
をその背景となった利用分野であるＢｉＣＭＯ３−ＤＲ
ＡＭに適用した場合について説明したが、これに限定さ
れず種々適用可能であり、例えばＢｉＣＭＯ３−３ＲＡ
Ｍ、Ｂ１ＣＭＯＳゲートアレイ、あるいは同一半導体基
板にＢ１ＣＭＯＳメモリと論理回路とを混在させた他の
半導体装置に適用することもできる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、ｎＭＯ３，ｐＭＯ３，及びバイポーラトラン
ジスタが同一半導体基板に形成された半導体装置であっ
て、前記ｎ　Ｍ　ＯＳを、基板電位に接続され、かつｎ
形不純物層領域内に形成されたｐ形不純物層領域内に形
成したことにより、ｎＭＯ８にのみ選択的に基板電位を
印加することができる。

このため、例えばバイポーラトランジスタ飽和時に基板
電位の印加により生じるベース、コレクタ間の逆方向電
流を防止し、さらにこの電流に起因するバイポーラトラ
ンジスタにおけるラフチアツブの発生を防止することが
できる。

また、反対に、ｎ形不純物層領域によりｐ形不純物層領
域とｐ形半導体基板とが電気的に分離されているため、
バイポーラトランジスタの飽和の際に生じるベース、コ
レクタ間の逆方向電流によりｎＭＯ３の基板電位が変動
する等の悪影響を防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置を示す半導
体基板の断面図である。１・・・半導体基板、２．９・・・ｎｌ　形埋込層、３
・・・エピタキシャル層、４・・・ｎつ工ル、５・・・
ｎ°形不純物層、６・・・ｐ゛形拡散層、７・・・ｎ゛
形拡散層、８・・・バイポーラトランジスタ、１０・・
・ｎウェル（ｎ形不純物層領域）、ｌｌａ、ｌｌｂ・・
・ｐ“形拡散層、１２ａ〜１２Ｃ・・・ゲート酸化膜、
１３ａ−１３Ｃ・・・ゲート電極、１４・・・ｐＭＯ３
，ｊ５・・・ｐウェル（ｐ形不純物層領域）、１６・・
・基板電位取出層、１７・・・コンタクトホール、１８
・・・配線、１９ａ、１９ｂ・・・ｎ。形拡散層、２０・＝・１ＭＯ３，２１ａ、２１ｂ・・・
ｎ゛形拡散層、２２・・・１ＭＯ３，２３・・・キャパ
シタ絶縁膜、２４・・・プレート電極、２５・・・キャ
パシタ、２６・・・ｐ°形不純物層、２７・・・フィー
ルド酸化膜、２８・・・ｐウェル、２９・・・ｐ゛形不
純物層、３０・・・絶縁膜、３１・・・コンタクトホー
ル、３２・・・配線、Ａ・・・周辺回路領域、Ｂ・・・
バイポーラトランジスタ形成領域、Ｃ・・・ＭＯＳ形成
領域、Ｄ・・・ｐＭｏｓ領域、Ｅ・・・ｎＭＯ３領域、
Ｆ・・・メモリセル領域。

Claims

【特許請求の範囲】１、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳ
トランジスタ、及びバイポーラトランジスタが同一ｐ形
半導体基板に形成された半導体装置であって、前記ｎチ
ャネルＭＯＳトランジスタを、基板電位に接続され、か
つｎ形不純物層領域内に形成されたｐ形不純物層領域内
に形成したことを特徴とする半導体装置。２、ダイナミック形ＲＡＭであることを特徴とする請求
項１記載の半導体装置。