JPS6120147B2 - - Google Patents
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- JPS6120147B2 JPS6120147B2 JP52003978A JP397877A JPS6120147B2 JP S6120147 B2 JPS6120147 B2 JP S6120147B2 JP 52003978 A JP52003978 A JP 52003978A JP 397877 A JP397877 A JP 397877A JP S6120147 B2 JPS6120147 B2 JP S6120147B2
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Landscapes
- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、従来より高密度に集積可能な半導体
装置の構造に関する。
装置の構造に関する。
従来、半導体装置、例えばスタテイツク型のメ
モリ回路は例えば第１図に示すごとく、ワード線
１にゲートが接続され、データ線２，３にソース
が接続されたスイツチ用MOSトランジスタ６，
７、負荷トランジスタ８，９、ドライブトランジ
スタ４，５によつて成つていた。このセルの欠点
はトランジスタ数が多く、集積化するとチツプ上
の占有面積が大きくなることである。したがつ
て、大きな集積度のメモリチツプを実現し得な
い。
モリ回路は例えば第１図に示すごとく、ワード線
１にゲートが接続され、データ線２，３にソース
が接続されたスイツチ用MOSトランジスタ６，
７、負荷トランジスタ８，９、ドライブトランジ
スタ４，５によつて成つていた。このセルの欠点
はトランジスタ数が多く、集積化するとチツプ上
の占有面積が大きくなることである。したがつ
て、大きな集積度のメモリチツプを実現し得な
い。
そこで、本発明の目的は、集積密度の大きい、
スタテイツク型メモリセルなどの半導体装置を構
成するための、素子構造を提供するにある。
スタテイツク型メモリセルなどの半導体装置を構
成するための、素子構造を提供するにある。
第２図は本発明の一実施例の回路図を示したも
のであり、第３図、第４図は本発明の第２図の実
施例を具体的に実現するための素子の構造を示し
たものである。第２図において動作の原理を説明
する。第２図において、データ線１１，１２にソ
ースが接続され、ワード線１０にゲートが接続さ
れたスイツチ用トランジスタ１５，１６、およ
び、ドライブ用トランジスタ１３，１４の部分は
第１図と同じであり、これによりフリツプフロツ
プ型の接続を構成する。本実施例の骨子は、電源
電圧ＶDDを供給された基板端子１９よりトランジ
スタ１３，１４のドレインに寄生バイポーラトラ
ンジスタ１７，１８を形成し、これをビーク電流
が流れる状態で使用することによつて、微弱な電
流パスを生ぜしめ、これによりスタテイツクな記
憶情報の保持を可能にするものである。
のであり、第３図、第４図は本発明の第２図の実
施例を具体的に実現するための素子の構造を示し
たものである。第２図において動作の原理を説明
する。第２図において、データ線１１，１２にソ
ースが接続され、ワード線１０にゲートが接続さ
れたスイツチ用トランジスタ１５，１６、およ
び、ドライブ用トランジスタ１３，１４の部分は
第１図と同じであり、これによりフリツプフロツ
プ型の接続を構成する。本実施例の骨子は、電源
電圧ＶDDを供給された基板端子１９よりトランジ
スタ１３，１４のドレインに寄生バイポーラトラ
ンジスタ１７，１８を形成し、これをビーク電流
が流れる状態で使用することによつて、微弱な電
流パスを生ぜしめ、これによりスタテイツクな記
憶情報の保持を可能にするものである。
第３図、第４図はこの寄生バイポーラトランジ
スタを具体的に形成する方法を示すものである。
同図において２４，３０はMOSトランジスタ１
３，１４のいずれかのゲート電極である。基板２
０，２５は例えばｎ型１〜10Ω・cmのシリコン
で、これにｐ型のウエル層２１，２６が形成され
ている。ただし第４図において、ｐ型のウエル層
の厚さが２７の部分でうすくなつている。２２，
２８はMOSトランジスタ１３，１４のドレイン
を形成する拡散層、２３，２９は同じくソースを
形成する拡散層でn+型である。したがつて、ｐ
型ウエル２１，２６（あるいは２７）をベースと
し、ｎ型基板２０，２５をコレクタとし、n+層
２２，２８をエミツタとする寄生バイポーラトラ
ンジスタが形成される。一方、n+層２３，２９
と基板の間で電流が流れると、無効電力が増大す
るため、n+層２２の厚さをあつくしたり（第３
図）、n+層２８の直下のｐウエル層の厚さや、濃
度をうすくすることにより、コレクタとエミツタ
の間に所要の部分だけリーク電流を生ぜしめるこ
とにより、負荷素子１７，１８を形成するのが本
発明の骨子である。もちろん、メモリセルのスタ
テイツク動作に必要な電流は10-11Aの程度であ
るので、ｐウエル層の厚さを全対にわたつてうす
くしても第２図の回路は動作し、消費電力の増加
はわずかである。
スタを具体的に形成する方法を示すものである。
同図において２４，３０はMOSトランジスタ１
３，１４のいずれかのゲート電極である。基板２
０，２５は例えばｎ型１〜10Ω・cmのシリコン
で、これにｐ型のウエル層２１，２６が形成され
ている。ただし第４図において、ｐ型のウエル層
の厚さが２７の部分でうすくなつている。２２，
２８はMOSトランジスタ１３，１４のドレイン
を形成する拡散層、２３，２９は同じくソースを
形成する拡散層でn+型である。したがつて、ｐ
型ウエル２１，２６（あるいは２７）をベースと
し、ｎ型基板２０，２５をコレクタとし、n+層
２２，２８をエミツタとする寄生バイポーラトラ
ンジスタが形成される。一方、n+層２３，２９
と基板の間で電流が流れると、無効電力が増大す
るため、n+層２２の厚さをあつくしたり（第３
図）、n+層２８の直下のｐウエル層の厚さや、濃
度をうすくすることにより、コレクタとエミツタ
の間に所要の部分だけリーク電流を生ぜしめるこ
とにより、負荷素子１７，１８を形成するのが本
発明の骨子である。もちろん、メモリセルのスタ
テイツク動作に必要な電流は10-11Aの程度であ
るので、ｐウエル層の厚さを全対にわたつてうす
くしても第２図の回路は動作し、消費電力の増加
はわずかである。
第３図の構造を実現するにはｎ領域２２の拡散
時間を２３より長くすればよい。たとえば予め、
２２の領域にリンをドープしておき、1000℃で40
分拡散する。つぎに、２３の領域にリンまたはヒ
素を１×1016cm-2打込みリンの場合は1000℃で10
分、ヒ素の場合は1000℃で50分拡散する。この場
合２２は深さ2.0μｍ、２３は深さ0.5μｍとな
り、異なつた深さの接合をつくることができる。
時間を２３より長くすればよい。たとえば予め、
２２の領域にリンをドープしておき、1000℃で40
分拡散する。つぎに、２３の領域にリンまたはヒ
素を１×1016cm-2打込みリンの場合は1000℃で10
分、ヒ素の場合は1000℃で50分拡散する。この場
合２２は深さ2.0μｍ、２３は深さ0.5μｍとな
り、異なつた深さの接合をつくることができる。
同様に第４図の構造を実現するには、領域２６
のｐウエルを予め拡散し、更に２７の領域を拡散
すればよい。
のｐウエルを予め拡散し、更に２７の領域を拡散
すればよい。
つぎに、第５図に示すようにMOSトランジス
タのドレイン領域となるシリコン表面の一部に凹
部３１を形成し、その後、ｎ形不純物を高濃度添
加することにより、ドレイン拡散層下のｐウエル
３２の厚さをうすくすることができ、第４図と同
じ機能を有する構造が実現できる。
タのドレイン領域となるシリコン表面の一部に凹
部３１を形成し、その後、ｎ形不純物を高濃度添
加することにより、ドレイン拡散層下のｐウエル
３２の厚さをうすくすることができ、第４図と同
じ機能を有する構造が実現できる。
以上の構造において、実験を行なつた結果によ
れば、ｐウエル層の表面濃度を１×1016cm-3pウ
エル層の厚い部分の厚さを５μｍとすることによ
り、その部分とn+層のリーク電流は10-13A以下
となつたのに対し、一部分に厚さを３μｍの部分
を設けることにより10-10Aのビーク電流が生じ
た。このメモリセルは、5Vで動作した場合、保
持電流10-10Aで、104ビツト集積してもたかだか
１μＡの保持電流ですむ。
れば、ｐウエル層の表面濃度を１×1016cm-3pウ
エル層の厚い部分の厚さを５μｍとすることによ
り、その部分とn+層のリーク電流は10-13A以下
となつたのに対し、一部分に厚さを３μｍの部分
を設けることにより10-10Aのビーク電流が生じ
た。このメモリセルは、5Vで動作した場合、保
持電流10-10Aで、104ビツト集積してもたかだか
１μＡの保持電流ですむ。
以上説明した実施例においてはウエル内に形成
されたMOSトランジスタのドレインと基板との
間にパンチスルーあるいはトランジスタのコレク
タ・エミツタ間リーク電流による微小電流を流し
ているが、第６図に示すようにMOSトランジス
タのドレイン拡散層３３下のウエル領域のみに深
い不純物準位を形成する重金属、たとえばAu、
Ag、Cuを添加したり、あるいは電子ビームや不
純物イオンを照射することによりドレイン拡散層
と基板の間に流れるリーク電流を増加せしめても
よい。
されたMOSトランジスタのドレインと基板との
間にパンチスルーあるいはトランジスタのコレク
タ・エミツタ間リーク電流による微小電流を流し
ているが、第６図に示すようにMOSトランジス
タのドレイン拡散層３３下のウエル領域のみに深
い不純物準位を形成する重金属、たとえばAu、
Ag、Cuを添加したり、あるいは電子ビームや不
純物イオンを照射することによりドレイン拡散層
と基板の間に流れるリーク電流を増加せしめても
よい。
以上の実施例の効果は、メモリ・セルの占有面
積が小さいことである。第１図に示したセルは、
70×120μm2のセル面積を必要とするのに対し、
本発明のメモリ・セルはこの1/8の面積ですむ。
したがつて、セルあたりのコストを約1/8にする
ことができる。
積が小さいことである。第１図に示したセルは、
70×120μm2のセル面積を必要とするのに対し、
本発明のメモリ・セルはこの1/8の面積ですむ。
したがつて、セルあたりのコストを約1/8にする
ことができる。
以上、本発明をフリツプフロツプ型のメモリセ
ルについて説明したが、本発明を論理回路に応用
することも、もちろん可能である。第７図、第８
図は３入力NORゲートの本発明を適用した回路
の実施例図で、トランジスタ３５，３６，３７，
３９，４０，４１はスイツチ用NMOSトランジス
タ３８，４３は第１図１７，１８と同じリークを
有するたて形の寄生バイポーラトランジスタであ
る。これらは負荷素子として10-10A程度の電流
を出力端に供給する。第７図と第８図の違いは、
第８図においては、出力端を高速に充電するとき
のみ、10−100μＡ程度の電流を流すスイツチ用
のPMOSトランジスタ４２が加えられていること
である。これらの回路は定常時、消費電流は
10-10Aと低消費電力で、従来の相補型のセルに
比し、1/3以下の面積となる利点を有する。
ルについて説明したが、本発明を論理回路に応用
することも、もちろん可能である。第７図、第８
図は３入力NORゲートの本発明を適用した回路
の実施例図で、トランジスタ３５，３６，３７，
３９，４０，４１はスイツチ用NMOSトランジス
タ３８，４３は第１図１７，１８と同じリークを
有するたて形の寄生バイポーラトランジスタであ
る。これらは負荷素子として10-10A程度の電流
を出力端に供給する。第７図と第８図の違いは、
第８図においては、出力端を高速に充電するとき
のみ、10−100μＡ程度の電流を流すスイツチ用
のPMOSトランジスタ４２が加えられていること
である。これらの回路は定常時、消費電流は
10-10Aと低消費電力で、従来の相補型のセルに
比し、1/3以下の面積となる利点を有する。
第１図は従来のメモリセルの例を示す図、第２
図は本発明の一実施例を示す回路図、第３図は本
発明の第２図の構成の具体的構成例を示す構造
図、第４，５，６図は第２図の具体的構成例の他
の構造図、第７図、第８図は本発明の論理回路へ
適用した実施例を示す回路図である。
図は本発明の一実施例を示す回路図、第３図は本
発明の第２図の構成の具体的構成例を示す構造
図、第４，５，６図は第２図の具体的構成例の他
の構造図、第７図、第８図は本発明の論理回路へ
適用した実施例を示す回路図である。
Claims (1)
- １ 半導体基板と、該半導体基板の一部特定領域
に設けられた該基板と反対導電型のウエル領域
と、該ウエル領域に設けられたMOS型電界効果
トランジスタとを有する半導体装置において、上
記MOS型電界効果トランジスタのソース、ドレ
イン領域のうちの一方の領域下のウエル領域の深
さが、上記MOS型電界効果トランジスタのソー
ス、ドレイン領域のうちの他方の領域下のウエル
領域の深さより浅く、かつ該ウエル領域の浅い部
分に、上記MOS型電界効果トランジスタのソー
ス、ドレイン領域のうちの一方の領域と、上記ウ
エル領域と、上記半導体基板とからなるバイポー
ラトランジスタが構成されてなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP397877A JPS5389690A (en) | 1977-01-19 | 1977-01-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP397877A JPS5389690A (en) | 1977-01-19 | 1977-01-19 | Semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004824A Division JPS59155166A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5389690A JPS5389690A (en) | 1978-08-07 |
| JPS6120147B2 true JPS6120147B2 (ja) | 1986-05-21 |
Family
ID=11572131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP397877A Granted JPS5389690A (en) | 1977-01-19 | 1977-01-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5389690A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451387A (en) * | 1977-09-30 | 1979-04-23 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor logic circuit |
| JPS59155166A (ja) * | 1984-01-17 | 1984-09-04 | Hitachi Ltd | 半導体装置 |
-
1977
- 1977-01-19 JP JP397877A patent/JPS5389690A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5389690A (en) | 1978-08-07 |
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