JPH0331967A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ベクトル演算を実行するスーパーコンピュータのベクト
ル処理装置に関し、 ハードウェアに固定されずにアドレス変換バッファのエ
ントリ数及びページサイズ、更にベクトルレジスタ容量
に柔軟性を持たせることを目的とし、 例えばベクトル制御レジスタに、ベクトルレジスタ容量
指定領域、エントリ数指定領域、ページサイズ指定領域
を各々設け、任意に指定可能に構成する。

［産業上の利用分野コ 本発明は、ベクトル演算を実行するスーパーコンピュー
タのベクトル処理装置に関する。

ベクトル処理装置ではベクトル演算を行なうために多量
のベクトルデータを主記憶からベクトルレジスタに転送
しておき、ベクトルレジスタからベクトルデータを順次
読出して演算し、演算データを主記憶に転送して書込む
処理を行なっている。

このベクトル処理の際には、主記憶とベクトルレジスタ
との間のデータアクセスに使用するアドレスをアドレス
変換バッファを使用して発生している。

ここでアドレス変換バッファのエントリ数及び１ページ
当りのページ容量、更にベクトルレジスタとマスクレジ
スタのレジスタ容量は、ベクトル処理装置のシステム構
成やハードウェアにより固定的に決まってしまうが、将
来的なハードウェアの集積度の向上を考慮すると、外部
指定等により変更可能とすることが望まれる。

［従来の技術］ 従来のベクトル処理装置では、ベクトル演算を行なうた
めに多量ベクトルデータを主記憶装置からベクトルレジ
スタやマスクレジスタ等に転送しておき、これらのレジ
スタに転送されたベクトルデータを順次読出してベクト
ル演算部により演算を行なってベクトルレジスタに書込
み、ベクトルレジスタに書込まれたデータは主記憶装置
に転送されて書込みが行なわれる。

このようなベクトル処理装置の演算処理は、−船釣に、
ベクトルロード命令、ベクトル演算命令、ベクトルスト
ア命令の３段階の命令実行により行なわれる。

ここでベクトルロード命令又はベクトルストア命令を実
行する場合、ベクトル命令制御部からベクトルアドレス
発生部に対し先頭アドレスとエレメント間距離が与えら
れ、ベクトルアドレス発生部において先頭アドレスに対
し順次エレメント間距離を加えつつベクトルアドレスを
発生し、この発生アドレスは論理アドレスであることか
らアドレス変換バッファを使用して実アドレス（物理ア
ドレス）に変換して主記憶のアクセスを行なう。

第７図は従来のベクトル処理装置に設けたベクトルアド
レス発生部によるアドレス変換過程を示す。

第７図において、１８はアドレス変換バッファ（ＴＲ）
、２８は記憶保護チエツク部、３０は人力レジスタ、３
２は出力レジスタである。

ここでアドレス変換バッファ１８はエントリ数１０２４
であり、アドレス変換バッファ１８内にはメモリアクセ
スを実行する前に例えばベクトルロードＴＲ命令によっ
て主記憶装置上のメモリ管理テーブル等からデータがロ
ードされる。

入力レジスタ３０にはアドレス発生部の論理アドレス発
生回路によって得られた論理アドレスが格納され、論理
アドレスのビット１−１１　（１２ビツト）で示される
ページ番号によりアドレス変換バッファ１８にエントリ
してページアドレスを求め、出力レジスタ３２にページ
アドレスと論理アドレスの１２〜３１ビツト（２０ビツ
ト）で示される変位と組合わせて実アドレスを発生する
。

即ち、第７図の場合、論理アドレスは３１ビツト（２Ｇ
バイト）のアドレス空間として扱われており、また実ア
ドレスも３１ビツト（２Ｇバイト）の実記憶容量をサポ
ートすることを可能にしている。

従来、アドレス変換バッファ１８のエントリ数はハード
ウェア量の制限から例えば１０２４エントリに固定され
ている。またアドレス変換バッファ１８のページアドレ
スでサポートする１ページ当りの大きさを示すページ容
量及びベクトルレジスタとマスレジスタのレジスタ容量
については、フラグビットのオン、オフにより２段階に
指定可能としていた。

第８図は従来のベクトル処理装置のベクトル命令制御部
に設けられるベクトル制御レジスタの構成図である。

第８図において、ＶＣはベクトルレジスタ及びマスクレ
ジスタのレジスタ容量を指定するレジスタ容量指定ビッ
ト（１ビツト）であり、例えばＶＣ＝Ｏ；ベクトルレジ
スタ容量　３２にバイトマスクレジスタ容量　　５１２
バイト ＶＣ＝１　、ベクトルレジスタ容量　６４バイトマスク
レジスタ容量　　ＩＫバイト となる。

またＰＳはアドレス変換バッファ１８の１ページ当りの
ページ容量を指定するページサイズ指定ビット（１ビツ
ト）であり、例えば、 ＰＳ＝Ｏ；２５６にバイトページ ＰＳ＝１；　　　１Ｍバイトページ となる。

［発明が解決しようとする課題］ しかしながら、このような従来のベクトル処理装置にあ
っては、アドレス変換バッファのエントリ数が固定であ
り、且つ１ページ当りのページ容量（ページサイズ）が
２段階にしか指定できないため、次の問題が生ずる。

第１に、将来的にメモリ等の集積度が上った時、メモリ
管理テーブルからアドレス変換バッファ内にデータをロ
ードするメモリ管理プログラムを、現行のエントリ数か
ら変更したエントリ数をサポート可能とするように変更
しなければならない。

第２に、巨大な配列等を扱うプログラムと、比較的小さ
いプログラムとをマルチプログラミングする場合、外部
記憶との間でページイン／ページアウトする際に比較的
小さいプログラム側の処理で余分なオーバーヘッドを生
ずる。

一方、従来のベクトル処理装置にあっては、ベクトルレ
ジスタ及びマスレジスタのレジスタ容量を現行のモデル
に依存して決めてしまうと、将来的にベクトルレジスタ
、マスクレジスタ等の集積度が上った場合、ＦＯＲＴＲ
ＡＮ等のコンパイラを修正する必要がある。これはベク
トル容量等によって１つのペクトレジスタの容量が変わ
ることによってベクトルレジスタの割付方法等を変更す
る必要が生ずる。

本発明は、このような従来の問題点に鑑みてなされたも
ので、ページサイズを主記憶側の接続記憶容量の範囲で
最適に指定してプログラム並列実行時のオーバーヘッド
を軽減するベクトル処理装置を提供することを目的とす
る。

本発明の他の目的は、ハードウェアで固定されずに柔軟
にプログラミング化を可能とするためにアドレス変換バ
ッファのエントリ数を変更できるベクトル処理装置を提
供する。

本発明の他の目的は、ベクトルレジスタ等の／％−ドウ
エア変更に適切に対応したレジスタ容量の指定ができる
ベクトル処理装置を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、まず本発明は、１又は複数の主記憶装
置１０−２〜１０−ｎと、主記憶制御装置１０−１と、
ベクトルレジスタ１２及び又はマスクレジスタ１４と、
主記憶装置群１０−ｌ〜１０−ｎとベクトルアレスタ１
２との間でデータ転送を行なうデータ転送装置１６と、
前記主記憶装置群１０−１〜１０−ｎをアクセスするた
めのベクトルアドレスを発生しつつ該発生アドレスをア
ドレス変換バッファ１８を使用して論理アドレスから物
理アドレス（実アドレス）に変換するベクトルアドレス
発生部２０とを備えたベクトル処理装置を対象とする。

このようなベクトル処理装置につき、まず本発明にあっ
ては、アドレス変換バッファ１８における１ページの大
きさを決めるページ容量を複数段階に指定可能なページ
容量指定手段２２を設けるこのページ容量指定手段２２
は、主記憶装置１０−２〜１０−ｎの最小接続時の記憶
容量をエントリ数で割った最小ページ容量から、主記憶
装置１０−２〜１０−ｎの最大接続時の記憶容量をエン
トリ数で割った最大ページ容量の範囲で複数段階に指定
する。

具体的には、アドレス変換バッファ１８のページ容置を
所定値に２のベキ乗数を乗じた値で表わし、ページ容量
指定手段２２はベキ数によりページ容量を指定する。

また本発明のベクトル処理装置は、ベクトルレジスタ１
２及び又はマスクレジスタ１４のレジスタ容量を複数段
階に指定可能なレジスタ容量指定手段２４を設ける。

具体的には、ベクトルレジスタ１２及びマスクレジスタ
１４のレジスタ容量を所定値、例えば２５６に２のベキ
乗数を乗じた値で表わし、レジスタ容量指定手段２４は
該ベキ数によりレジスタ容量を指定する。

更に、本発明のベクトル処理装置は、アドレス変換バッ
ファ１８のエントリ数を複数段階に指定可能なエントリ
指定手段２６を設ける。

具体的には、エントリ数を所定値に２のベキ乗数を乗じ
た値で表わし、エントリ数指定手段２６はベキ数により
エントリ数を指定する。

当然に、本発明のベクトル処理装置は、前記ページ容量
指定手段２２、レジスタ容量指定手段２４及びエントリ
数指定手段２６の全ての組合わせをもつ装置を含むもの
である。

〔作用〕

このような構成を備えた本発明のベクトル処理装置によ
れば、アドレス変換バッファに対するデータロードは、
ハードウェアの大きさによって柔軟に変更することがで
きる。

またソフトウェアを変更することなくページサイズはア
ドレス変換バッファに対するデータロードの大きさと主
記憶装置からの最適なページサイズをメモリ管理プログ
ラムで選び出すことが可能となる。

更に、ページサイズを自由に設定できるため、巨大なプ
ログラムと比較的小さいプログラムを並行に実行しても
、小さいプログラム側のオーバーヘッドを軽減できる。

更にまた、ハードウェア変更に伴ないベクトルレジスタ
やマスクレジスタのレジスタ容量が変更になっても、レ
ジスタ容量の指定変更で簡単に対応できるため、ＦＯＲ
ＴＲＡＮプログラム等のコンパイラを変更することなく
柔軟に対応できる。

［実施例］ 第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、１０−２〜１０−５は主記憶装置（Ｍ
ＳＵ）　、１０−１は主記憶制御装置（ＭＣＵ）であり
、この実施例にあっては５台の主記憶装置を備えたシス
テム構成を例にとっている。

主記憶装置１０−２〜１０−５に接続する主記憶制御装
置１０−１にはスカラ処理装置（汎用計算機であるとこ
ろのＣＰＵ）４６とベクトル処理部１００が接続される
。

ベクトル処理部１００には、ベクトルデータ転送回路１
６、ベクトルレジスタ１２、マスクレジスタ１４、ベク
トル演算器３４、ベクトルアドレス発生部２０．ベクト
ル命令制御部３６のそれぞれが設けられる。ベクトルア
ドレス発生部２ｏには、アドレス変換バッファ（ＴＲ，
）１８、アドレス演算器３８、アドレス演算の先頭アド
レス又は一連のアクセスのうちの中間アドレス演算を格
納するレジスタ４０、アドレス演算に使用するエレメン
ト間距離ＬＯを格納するレジスタ４２が設けられる。

ベクトル命令制御部３６には、ベクトル制御レジスタ４
４が設けられ、このベクトル制御レジスタ４４により本
発明によるページ容量指定手段、レジスタ容量指定手段
及びエントリ数指定手段のそれぞれが構成され、外部よ
りの設定で指定内容を変更することができる。ベクトル
命令制御部３６による主記憶装置に対するベクトルアク
セスはベクトル処理部１００によって行なわれ、ベクト
ル処理が行なわれない部分については、スカラ処理装置
（ＣＰＵ）４６により行なわれる。

第３図は第２図のベクトル命令制御部３６に設けられた
ベクトル制御レジスタ４４の構成図である。

第３図において、本発明のベクトル制御レジスタ４４は
第１のベクトル制御レジスタ４４−１と第２のベクトル
制御レジスタ４４〜２で構成される。第１のベクトル制
御レジスタ４４−１には、第８図に示した従来のベクト
ル制御レジスタと同様、ベクトルロード等のアクセス命
令において必要とされる転送データ量、つまりベクトル
レングス（Ｖ　Ｌ）が格納される。

一方、第２のベクトル制御レジスタ４４−２には例えば
Ｏ〜３ビットの４ビツト領域にベクトルレジスタ１２及
びマスクレジスタ１４のレジスタ容量を指定可能なレジ
スタ容量指定手段２４としての機能を有するレジスタ容
量指定値ＶＲＣが設けられる。また第２のベクトル制御
レジスタの４〜７ビツトの４ビツト領域には、アドレス
変換バッファ１８のアドレス変換レジスタ長、即ちエン
トリ数を指定するエントリ数指定手段２６としての機能
を有するエントリ数指定値ＴＲＬが格納される。更に第
２制御レジスタ４４−２の８〜１１ビツトの４ビツト領
域には、アドレス変換バッファ１８の１ページ当りの大
きさを示すページサイズを指定するページサイズ指定手
段２２としての機能を持つページサイズ指定値ＰＳが設
けられる。

更に第３図に示した第２のベクトル制御レジスタ４４−
２に設けられたレジスタ容量指定値ＶＲＣ１アドレス変
換レジスタ長指定値、即ちエントリ数指定値ＴＲＬ及び
ページサイズ指定値ＰＳの各々につき、更に詳細に説明
する。

［ベクトルレジスタ容量の指定］ 第３図に示す第２のベクトル制御レジスタ４４−２のビ
ット０〜３に格納されたレジスタ容量指定値ＶＲＣは、
ベクトル処理装置のモデル構成により決まり、ベクトル
レジスタ１２及びマスクレジスタ１４の容量を表示する
。このベクトルレジスタ１２及びマスクレジスタ１４の
容量は、ベクトル制御レジスタ４４−２のレジスタ容量
指定値ＶＲＣを使用すると、例えば次式で示される。

ベクトルレジスタの容量　＝　２　ＶＲＣにバイトマス
クレジスタの容量＝２ｖＲＣ／６４にバイト・・・（１
） 例えば、レジスタ容量指定値ＶＲＣ＝５．６゜７（但し
、カッコ内は２進表示）に対し、ベクトルレジスタ１２
及びマスクレジスタ１４は次表の容置を持つことになる
。

［アドレス変換レジスタ長（エントリ数）の指定コ第３
図の第２のベクトル制御レジスタ４４−２のビット４〜
７のエントリ数指定値ＴＲＬはベクトル処理装置のモデ
ル構成により決まり、アドレス変換バッファ１８の長さ
、即ちエントリ数を表わす。このアドレス変換バッファ
１８のエントリ数はベクトル制御レジスタ４４−２のエ
ントリ数指定値ＴＲＬを使用して、例えば次式で表示さ
れる。

アドレス変換レジスタ長さ＝２１ＲＬ×２５６・・・（
２） 例えば、エントリ数指定値ＴＲＬ＝Ｏ（００００）に対
し、アドレス変換バッファ１８のエントリ数は２５６と
なり、またＴＲＬ＝２　（００１０）に対し、アドレス
変換バッファ１８のエントリ数は１０２４となる。

［ページサイズの指定］ 第３図の第２のベクトル制御レジスタ４４−２のビット
８〜１１のページサイズ指定値ＰＳは、ベクトル命令に
基づくアドレス変換バッファ１８における１ページの大
きさ、即ちページ容量を指定する。この１ページの大き
さを第３図のベクトル制御レジスタ４４−２のページサ
イズ指定値ＰＳを使用して表わすと、例えば次式で与え
られる。

ＰＳ　　　。

１ページの大きさ＝２　　Ｋハイド　　　・・・（３）
例えば、ページサイズ指定値ＰＳ＝８　（１０００）で
ページ容量は２５６にバイト、ＰＳ＝１０（１，０１０
）でページサイズは１Ｍバイト、ＰＳ＝１２　（１１０
０）でページサイズは４Ｍバイト、ＰＳ＝１４　（１１
１０）でページサイズは１６Ｍバイトであることを表わ
す。

第４図は第３図に示したベクトル制御レジスタ４４に対
する指定で、２５６にバイトページモードで且つエント
リ数２５６の時のアドレス変換過程を示した説明図であ
る。

第４図にあっては、第３図のベクトル制御レジスタ４４
−２のページサイズ指定値ＰＳをＰＳ＝８（１０００）
とすることで前記第（３）式より２５６にバイトのペー
ジモードが設定され、また第３図のベクトル制御レジス
タ４４−２におけるエントリ数指定値ＴＲＬをＴＲＬ＝
０　（００００）とすることで前記第（２）式よりアド
レス変換レジスタ長、即ちエントリ数２５６が指定され
る。

即ち、第４図はアドレス変換バッファ１８としてハード
ウェア量として２５６エントリのものを使用したベクト
ル処理装置を対象とした場合であり、このエントリ数２
５６に適合するように入力レジスタ３０のビット１〜１
３に論理アドレスを構成するページ番号が格納され、ペ
ージ番号６−１３ビツト目によりアドレス変換バッファ
１８の２５６エントリをサポートすることができ、各エ
ントリ対応にアドレス変換バッファ１８に予め格納した
論理アドレスと実アドレスの対応を使用してページアド
レスに変換し、出力レジスタ３２のビット１〜１３に実
アドレスとして格納し、論理アドレスのビット１４〜３
１の変位と組合わせて実アドレスとして主記憶をアクセ
スする。

尚、アドレス変換バッファ１８のビット１５に対しては
ページ無効ビットによる保護チエツク部２８−１が設け
られ、またビット１７−２１に対してはセクションアド
レスによる保護チエツク部２８−２が設けられている。

第５図は第３図に示したベクトル制御レジスタによる指
定で１Ｍバイトベージモードで且つエントリ数１０２４
時のアドレス変換過程を示した説明図である。

この第５図の実施例にあっては、アドレス変換バッファ
としてハードウェア量で決められる１０２４エントリの
ものを使用しており、従って第３図のベクトル制御レジ
スタ４４−２のエントリ数指定値ＴＲＬをＴＲＬ＝２　
（００１０）とすることで前記第（２）式に基づいて、
エントリ数１０２４が指定される。また１Ｍバイトベー
ジモードを指定するため、第３図のベクトル制御レジス
タ４４−２のページサイズ指定値ｐｓをＰＳ＝１０（１
０１０）とすることで前記第（３）式に基づいて、１、
Ｍバイトページモードを指定することができる。この１
Ｍバイトベージモードの指定に伴ない、入力レジスタ３
０に格納される論理アドレスのページ番号がビット２〜
１１の１０ビツトに割り当てられ、従ってページ番号に
よりアドレス変換バッファ１８の１０２４エントリをサ
ポートすることができる。また、この場合、セクション
アドレスによる保護チエツクは１ビツト目だけが行なわ
れる。また、出力レジスタ３２に格納される実アドレス
についてもビット１〜１１の１０ビツトにアドレス変換
バッファ１８でページ番号から変換されたページアドレ
スが格納される。

第６図は第３図に示した制御レジスタ４４を使用して１
．６Ｍバイトページモードで且つエントリ数２５６とし
た時のアドレス変換過程説明図である。

第６図にあっては、アドレス変換バッファ１８として第
４図に示したと同じ２５６エントリを持つものを使用し
ており、従って第３図のベクトル制御レジスタ４４−２
におけるエントリ数指定値ＴＲＬはＴＲＬ＝０　（００
００）であり、前記第（２）式よりエントリ数２５６が
指定される。

一方、１．６Ｍバイトベージモードであることから第３
図のベクトル制御レジスタ４４−２におけるページサイ
ズ指定値ｐｓはＰＳ＝１４　（１１１０）となっており
、前記第（３）式に基づいて、１ページの大きさを示す
ページ容量、即ちページサイズが１６Ｍバイトのページ
モードとして指定される。尚、第６図の場合には、アド
レス変換バッファ１８内のビット１５に対するページ無
効ビットによる保護２８−１のみが行なわれる。

尚、第４．５．６図の実施例にあっては、ベクトルレジ
スタ１２及びマスクレジスタ１４の容量を指定するため
のレジスタ容量指定値ＶＲＣについては、各モデルのレ
ジスタハードウェア量に適合するように前記第（１）式
に基づいて算出されるレジスタ容量指定値ＶＲＣをベク
トル制御レジスタ４４−２に格納すればよい。

また上記の実施例は第３図のレジスタ容量指定値ＶＲＣ
，エントリ数指定値ＴＲＬ及びページサイズ指定値ＰＳ
を４ビツトとして１６段階に指定可能な場合を例にとる
ものであったが、この指定可能段数は必要に応じて適宜
の段数とすることができる。

更に上記の実施例にあっては、ベクトルレジスタ容量、
アドレス変換バッファのエントリ数及びアドレス変換バ
ッファにおけるページサイズの全てを指定可能とした場
合を例にとるものであったが、少なくともいずれか１つ
を指定可能としたベクトル処理装置を本発明は含むもの
である。勿論、３つの指定手段の２つずつの組合せを有
するベクトル処理装置を含むものでもある。

［発明の効果］ 以上説明してきたように本発明によれば、アドレス変換
バッファのハードウェアの大きさに応じ、アドレス変換
バッファに対する変換テーブルのロードを柔軟に変更す
ることができ、またアドレス変換バッファのページサイ
ズはデータロードの大きさと主記憶からの最適なページ
サイズをメモリ管理プログラムで選び出すことにより、
ソフトウェアを変更することなく柔軟なシステムが実現
できる。

また、アドレス変換バッファのページサイズを自由に設
定できるため、巨大なプログラムと比較的小さいプログ
ラムを並列に走行しても、ページインやページアウトの
際に小さいプログラム側に生ずる余分なオーバヘッドを
軽減することができる。

更に、ベクトルレジスタやマスクレジスタのハードウェ
ア量の変更に対応してレジスタ容量を指定できるため、
ＦＯＲＴＲＡＮプログラム等のコンパイラを変更するこ
となく、柔軟な対応をとることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明のベクトル制御レジスタ構成図；第４図
は２５６にバイトページモード、エントリ数２５６時の
アドレス変換過程説明図；第５図は１Ｍバイトページモ
ート、エントリ数１０２４時のアドレス変換過程説明図 第６図は１６Ｍバイトベージモード、エントリ数２５６
時のアドレス変換過程説明図； 第７図は従来のアドレス変換過程説明図；第８図は従来
のベクトル制御レジスタ構成図である。 図中、 １０−１：主記憶制御装置 １０−２〜１０−ｎ　：主記憶装置（ＭＳＵ）１２：ベ
クトルレジスタ １４：マスクレジスタ １６：データ転送回路 １８ニアドレス変換バツフア（Ｔ　Ｒ）２０：ベクトル
アドレス発生部 ２２：ページ容量指定手段 ２４：レジスタ容量指定手段 ２６：エントリ数指定手段 ２８−１．２８−２：保護チエツク部 ３０：入力レジスタ（論理アドレス） ３２・出力レジスタ（実アドレス） ３４：ベクトル演算器 ３６：ベクトル命令制御部 ３８ニアドレス演算器 ４０．４２：レジスタ ４４：ベクトル制御レジスタ ４４−１　：第１のベクトル制御レジスタ４４−２：第
２のベクトル制御レジスタ４６ニスカラ処理装置（ＣＰ
Ｕ） ＶＲＣ：レジスタ容量指定値 ＴＲＬ　：エントリ数指定値 ＰＳ：ページサイズ指定値 ４巧ヒ明０べ７トル利惟９しづスタ横瓜圓第３図 ２５６にバイトベー５＋、−ド、エントリ収２５６時の
アトしス没搏用幻咥戎朗圓ＩＭ／てイトベー′；七−ド
、エン１−　’／　ｆＸ　１０２４８升のアトしスを邦
り色糧Ｓ兄８月口返 １６Ｍパイトベーブモード、エントリ数２５６日今のア
トしス采碌凝１１晶兄Ｂ珂ロ第６図 従来０ベクトル制）岬しジスタ横戚圏 第８図

Claims (11)

【特許請求の範囲】
1. （１）１又は複数の主記憶装置（１０−２〜１０−ｎ）
   と、主記憶制御装置（１０−１）と、ベクトルレジスタ
   （１２）及び又はマスクレジスタ（１４）と、前記主記
   憶装置群（１０−１〜１０−ｎ）とベクトルレジスタ（
   １２）との間でデータ転送を行なうデータ転送回路（１
   ６）と、前記主記憶装置群（１０−１〜１０−ｎ）をア
   クセスするためのベクトルアドレスを発生しつつ該発生
   アドレスをアドレス変換バッファ（１８）により論理ア
   ドレスから物理アドレスに変換するベクトルアドレス発
   生部（２０）とを備えたベクトル処理装置に於いて、 前記アドレス変換バッファ（１８）での１ページの大き
   さを決めるページ容量を複数段階に指定可能なページ容
   量指定手段（２２）を設けたことを特徴とするベクトル
   処理装置。
2. （２）前記ページ容量指定手段（２２）は、前記主記憶
   装置（１０−２〜１０−ｎ）の最小接続時の記憶容量を
   前記アドレス変換バッファ（１８）のエントリ数で割っ
   た最小ページ容量から、前記主記憶装置（１０−２〜１
   ０−ｎ）の最大接続時の記憶容量を前記アドレス変換バ
   ッファ（１８）のエントリ数で割った最大ページ容量の
   範囲でページ容量を複数段階に指定可能とすることを特
   徴とする請求項１記載のベクトル処理装置。
3. （３）前記ページ容量指定手段（２２）により指定され
   るアドレス変換バッファ（１８）のページ容量を所定値
   に２のベキ乗数を乗じた値で表わし、前記ページ容量指
   定手段（２２）は該ベキ数によりページ容量を指定する
   ことを特徴とする請求項１記載のベクトル処理装置。
4. （４）１又は複数の主記憶装置（１０−２〜１０−ｎ）
   と、主記憶制御装置（１０−１）と、ベクトルレジスタ
   （１２）及び又はマスクレジスタ（１４）と、前記主記
   憶装置群（１０−１〜１０−ｎ）とベクトルレジスタ（
   １２）との間でデータ転送を行なうデータ転送回路（１
   ６）と、前記主記憶装置群（１０−１〜１０−ｎ）をア
   クセスするためのベクトルアドレスを発生しつつ該発生
   アドレスをアドレス変換バッファ（１８）により論理ア
   ドレスから物理アドレスに変換するベクトルアドレス発
   生部（２０）とを備えたベクトル処理装置に於いて、 前記ベクトルレジスタ（１２）及び又はマスクレジスタ
   （１４）のレジスタ容量を複数段階に指定可能なレジス
   タ容量指定手段（２４）を設けたことを特徴とするベク
   トル処理装置。
5. （５）前記ベクトルレジスタ（１２）及びマスクレジス
   タ（１４）のレジスタ容量を所定値に２のベキ乗数を乗
   じた値で表わし、前記レジスタ容量指定手段（２４）は
   該ベキ数によりレジスタ容量を指定可能とすることを特
   徴とする請求項４記載のベクトル処理装置。
6. （６）１又は複数の主記憶装置（１０−２〜１０−ｎ）
   と、主記憶制御装置（１０−１）と、ベクトルレジスタ
   （１２）及び又はマスクレジスタ（１４）と、前記主記
   憶装置群（１０−１〜１０−ｎ）をアクセスするための
   ベクトルアドレスを発生しつつ該発生アドレスをアドレ
   ス変換バッファ（１８）により論理アドレスから物理ア
   ドレスに変換するベクトルアドレス発生部（２０）とを
   備えたベクトル処理装置に於いて、 前記アドレス変換バッファ（１８）のエントリ数を複数
   段階に指定可能なエントリ数指定手段（２６）を設けた
   ことを特徴とするベクトル処理装置。
7. （７）前記エントリ数指定手段（２６）は、前記アドレ
   ス変換バッファ（１８）のエントリ数を所定値に２のベ
   キ乗数を乗じた値で表わし、前記エントリ数指定手段（
   ２６）は該ベキ数によりエントリ数を指定可能とするこ
   とを特徴とする請求項６記載のベクトル処理装置。
8. （８）請求項１記載のページ容量指定手段（２２）、請
   求項４記載のレジスタ容量指定手段（２４）及び請求項
   ６記載のエントリ数指定手段（２６）の全てを備えたこ
   とを特徴とするベクトル処理装置。
9. （９）請求項１記載のページ容量指定手段（２２）と請
   求項４記載のレジスタ容量指定手段（２４）とを備えた
   ことを特徴とするベクトル処理装置。
10. （１０）請求項１記載のページ容量指定手段（２２）と
    請求項６記載のエントリ数指定手段（２６）とを備えた
    ことを特徴とするベクトル処理装置。
11. （１１）請求項４記載のレジスタ容量指定手段（２４）
    と請求項６記載のエントリ数指定手段（２６）とを備え
    たことを特徴とするベクトル処理装置。