JPH0332112A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0332112A JPH0332112A JP1167922A JP16792289A JPH0332112A JP H0332112 A JPH0332112 A JP H0332112A JP 1167922 A JP1167922 A JP 1167922A JP 16792289 A JP16792289 A JP 16792289A JP H0332112 A JPH0332112 A JP H0332112A
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- 230000005669 field effect Effects 0.000 claims abstract description 52
- 238000006243 chemical reaction Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 8
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Logic Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に利用され、特に、砒化ガリウ
ム基板上に形成され、ショットキー接合型電界効果トラ
ンジスタ（以下、ＦＥＴという。）を含む論理回路によ
り構成される半導体集積回路に関する。
ム基板上に形成され、ショットキー接合型電界効果トラ
ンジスタ（以下、ＦＥＴという。）を含む論理回路によ
り構成される半導体集積回路に関する。
本発明は、半導体基板上に電界効果トランジスタおよび
ダイオードを含んで形成された入力論理レベル変換回路
を有する入力回路を備えた半導体集積回路において、 前記入力論理レベル変換回路の出力電位が常に特定の電
源電圧と等しくなるようにした電源変動抑制手段を設け
ることにより、 外部入力信号レベルとこの回路に接続されるノイッファ
ード論理回路の入力レベルとの論理レベル整合が、電源
電圧の変動および温度変動に対して常によく保持できる
ようにしたものである。
ダイオードを含んで形成された入力論理レベル変換回路
を有する入力回路を備えた半導体集積回路において、 前記入力論理レベル変換回路の出力電位が常に特定の電
源電圧と等しくなるようにした電源変動抑制手段を設け
ることにより、 外部入力信号レベルとこの回路に接続されるノイッファ
ード論理回路の入力レベルとの論理レベル整合が、電源
電圧の変動および温度変動に対して常によく保持できる
ようにしたものである。
従来この種の半導体集積回路（以下、ＧａＡｓ Ｉ Ｃ
という。〉においては、製造プロセス起因のＦＥＴしき
い値電圧ばらつき等の影響を抑制するため、全てデイプ
レッション型のＦＥＴを使用する論理回路が主として使
用されてきた。このタイプの論理回路では大別して、差
動型論理回路と後述するバッフアートＦＥＴロジック回
路（以下、ＢＦＬ回路という。）との二種が広べ用いら
れている。
という。〉においては、製造プロセス起因のＦＥＴしき
い値電圧ばらつき等の影響を抑制するため、全てデイプ
レッション型のＦＥＴを使用する論理回路が主として使
用されてきた。このタイプの論理回路では大別して、差
動型論理回路と後述するバッフアートＦＥＴロジック回
路（以下、ＢＦＬ回路という。）との二種が広べ用いら
れている。
差動型回路およびＢＦＬ回路ともに、ＦＥＴＬきい値の
ばらつきに対する許容度が他回路と比して広く、実用的
ＧａＡｓ Ｉ Ｃとしては好適である。しかし、差動型
回路には以下に示す欠点がある。
ばらつきに対する許容度が他回路と比して広く、実用的
ＧａＡｓ Ｉ Ｃとしては好適である。しかし、差動型
回路には以下に示す欠点がある。
■ 単位ゲートを構成する要素素子数が多く、従って要
素ゲート面積も大きいため、高集積回路の要素回路とし
ては適さない。
素ゲート面積も大きいため、高集積回路の要素回路とし
ては適さない。
■ 高速度を得るためには、回路の電圧利得が高く設定
できず設計に際しては専門的知識が必要である。
できず設計に際しては専門的知識が必要である。
従って、主としてゲートアレイ等ロジックＩＣの基本回
路としては、比較的小型で、設計の容易なりＦＬ開回路
用いられる例が多い。
路としては、比較的小型で、設計の容易なりＦＬ開回路
用いられる例が多い。
しかるに、従来使用されているＢＦＬ回路においても以
下に示す欠点が存在する。以下図面を用いて従来技術の
欠点につき説明する。
下に示す欠点が存在する。以下図面を用いて従来技術の
欠点につき説明する。
第４図は従来のＢＦＬ回路およびＩＣ外部とのインピー
ダンスをとる入力回路の等価回路図である。ＢＦＬ回路
９は電源（ＶＤＤ）端子１１電源（ＶＳＳＩ）端子２お
よび電源＜ｖｓｓ２）端子３に接続される。電源電圧は
、特に、ＥＣＬ互換性を実現するため、 ＶＤＤ＝ＯＶ ＶＳＳＩ＝−２Ｖ ＶＳＳＩ＝−４，５Ｖまたは−５，２ｖに設定される場
合がほとんどである。
ダンスをとる入力回路の等価回路図である。ＢＦＬ回路
９は電源（ＶＤＤ）端子１１電源（ＶＳＳＩ）端子２お
よび電源＜ｖｓｓ２）端子３に接続される。電源電圧は
、特に、ＥＣＬ互換性を実現するため、 ＶＤＤ＝ＯＶ ＶＳＳＩ＝−２Ｖ ＶＳＳＩ＝−４，５Ｖまたは−５，２ｖに設定される場
合がほとんどである。
負荷用のＦＥＴＱＩはゲートおよびソースとが内部出力
端子６に接続され、ドライバ用のＦＥＴＱ４はドレイン
が内部出力端子６に接続され、ソースは電源（ＶＳＳＩ
）端子２に接続される。ＦＥＴＱ５、レベルシフト用の
ダイオードＤ１および電流源用のＦＥＴＱ６からなる回
路は入力論理レベル変換回路、１０を構成する。ＥＣＬ
レベルを例にとると、入力論理レベルしきい値は−１，
３Ｖである。ダイオードＤ１の順方向電圧（以下、Ｖｔ
という。）を０．７Ｖに設定することにより、変換出力
端子５に生ずる信号レベルのしきい値は、−１，３−０
，７＝−２Ｖ とされ、ＶＳＳＩと一致している。
端子６に接続され、ドライバ用のＦＥＴＱ４はドレイン
が内部出力端子６に接続され、ソースは電源（ＶＳＳＩ
）端子２に接続される。ＦＥＴＱ５、レベルシフト用の
ダイオードＤ１および電流源用のＦＥＴＱ６からなる回
路は入力論理レベル変換回路、１０を構成する。ＥＣＬ
レベルを例にとると、入力論理レベルしきい値は−１，
３Ｖである。ダイオードＤ１の順方向電圧（以下、Ｖｔ
という。）を０．７Ｖに設定することにより、変換出力
端子５に生ずる信号レベルのしきい値は、−１，３−０
，７＝−２Ｖ とされ、ＶＳＳＩと一致している。
通常ＦＥＴＱｌおよびＱ２のしきい値電圧およびゲート
幅は等しく設定される。ＦＥＴＱＩおよびＱ４とからな
るＢＦＬ回路９のインバータ部分のしきい値はＶＳＳＩ
であるため、入力論理レベル変換回路１０により、外部
から入力端子４に入力されるＥＣＬレベル信号との論理
レベル整合力（とられたこととなる。さらに、ＦＥＴＱ
２、レベルシフト用のダイオードＤ２および電流源用Ｆ
ＥＴＱ３からなる論理レベル変換回路は、内部出力端子
６の出力電位を次段の図外のＢＦＬ回路の入力論理しき
い値（ＶＳＳＩ）に整合させるためのものである。
幅は等しく設定される。ＦＥＴＱＩおよびＱ４とからな
るＢＦＬ回路９のインバータ部分のしきい値はＶＳＳＩ
であるため、入力論理レベル変換回路１０により、外部
から入力端子４に入力されるＥＣＬレベル信号との論理
レベル整合力（とられたこととなる。さらに、ＦＥＴＱ
２、レベルシフト用のダイオードＤ２および電流源用Ｆ
ＥＴＱ３からなる論理レベル変換回路は、内部出力端子
６の出力電位を次段の図外のＢＦＬ回路の入力論理しき
い値（ＶＳＳＩ）に整合させるためのものである。
第４図のＢＦＬ回路９において、ＦＥＴＱＩ、Ｑ２、Ｑ
３およびＱ４の能動層は全て同一条件で形成されるため
、ＢＦＬ回路９内部ＦＥＴのしきい値電圧（以下、Ｖｔ
という。〉のばらつきに強く、入出力伝達特性は各ＦＥ
Ｔのゲート幅比でほぼ定まる。特に、負荷用のＦＥＴＱ
Ｉとドライバ用のＦＥＴＱ４とのゲート幅を等しく設定
した場合、論理しきい値はｖｓｓｌｉご等しく、温度依
存性も除去さる。
３およびＱ４の能動層は全て同一条件で形成されるため
、ＢＦＬ回路９内部ＦＥＴのしきい値電圧（以下、Ｖｔ
という。〉のばらつきに強く、入出力伝達特性は各ＦＥ
Ｔのゲート幅比でほぼ定まる。特に、負荷用のＦＥＴＱ
Ｉとドライバ用のＦＥＴＱ４とのゲート幅を等しく設定
した場合、論理しきい値はｖｓｓｌｉご等しく、温度依
存性も除去さる。
以上のように、安定なりＦＬ回路９においても、特に前
述の入力論理レベル変換回路１０において以下に説明す
る欠点が有り問題であった。
述の入力論理レベル変換回路１０において以下に説明す
る欠点が有り問題であった。
■ＢＦＬＮ路入力論理しきい値はｖｓｓｉにほぼ等しい
。従って、電源ＶＳＳＩの変動により直接変動を受ける
が、外部入力信号のレベル変換後出力電位はＶＳＳＩに
ほぼ無関係である。ゆえに、従来技術のＢＦＬ回路９は
電源ｖｓｓ ｉの変動に弱く、実際上は士（１００〜１
５０）ｍＶ程度であった。
。従って、電源ＶＳＳＩの変動により直接変動を受ける
が、外部入力信号のレベル変換後出力電位はＶＳＳＩに
ほぼ無関係である。ゆえに、従来技術のＢＦＬ回路９は
電源ｖｓｓ ｉの変動に弱く、実際上は士（１００〜１
５０）ｍＶ程度であった。
■ 先に説明したように、ＢＦＬ回路９の入力論理しき
い値はＶＳＳｌに等しく設定され、この場合、温度変動
も極めて少ない。しかるに、入力論理レベル変換回路の
レベル変換量はｖｆで示される。ダイオードのＶ、は−
１ｍＶ／’ Ｃ程度の温度保存性を有するため±５０℃
の温度変動に対し、Ｖｔは±５０ｒｎＶ程度の変動を生
ずる。従って、従来技術のＢＦＬ回路９では、特に、外
部とのレベル整合において温度変動に弱く問題であった
。
い値はＶＳＳｌに等しく設定され、この場合、温度変動
も極めて少ない。しかるに、入力論理レベル変換回路の
レベル変換量はｖｆで示される。ダイオードのＶ、は−
１ｍＶ／’ Ｃ程度の温度保存性を有するため±５０℃
の温度変動に対し、Ｖｔは±５０ｒｎＶ程度の変動を生
ずる。従って、従来技術のＢＦＬ回路９では、特に、外
部とのレベル整合において温度変動に弱く問題であった
。
従って、前記の二つの問題点を同時に改善する方法が必
要とされてきた。
要とされてきた。
本発明の目的は、前記の問題点を解消することにより、
外部入力信号レベルとＢＦＬ回路の論理レベル整合が、
電源電圧の変動および温度変動に対してよく保持できる
ところの入力回路を有する半導体集積回路を提供するこ
とにある。
外部入力信号レベルとＢＦＬ回路の論理レベル整合が、
電源電圧の変動および温度変動に対してよく保持できる
ところの入力回路を有する半導体集積回路を提供するこ
とにある。
本発明は、半導体基板上に、電界効果トランジスタおよ
びダイオードを含んで形成された入力論理レベル変換回
路を有する入力回路を備えた半導体集積回路において、
前記入力論理レベル変換回路は、ドレインが第一の電源
端子に接続されゲートが第二の電源端子に接続された第
一の電界効果トランジスタと、ソースおよびゲートが第
三の電源端子に接続された第二の電界効果トランジスタ
と、前記第一の電界効果トランジスタのソースと前記第
二の電界効果トランジスタのドレインとの間に互いに順
方向に直列に接続されたｎ１個の第一のダイオードと、
ドレインが前記第一の電源端子に接続されゲートが参照
信号入力端子に接続された第三の電界効果トランジスタ
と、ゲートが前記第二の電界効果トランジスタのドレイ
ンに接続された第四の電界効果トランジスタと、前記第
三の電界効果トランジスタのソースと前、記第四の電界
効果トランジスタのドレインとの間に互いに順方向に直
列に接続されたｎ２個の第二のダイオードと、前記第四
の電界効果トランジスタのソースと前記第三の電源端子
との間に互いに順方向に直列に接続されたｎ３個の第三
のダイオードと、ドレインが前記第一の電源端子に接続
されゲートが外部信号入力端子に接続された第五の電界
効果トランジスタと、ゲートが前記第四の電界効果トラ
ンジスタのドレインに接続されドレインが内部出力端子
に接続された第六の電界効果トランジスタと、前記第五
の電界効果トランジスタのソースと前記第六の電界効果
トランジスタのドレインとの間に互いに順方向に直列に
接続されたｎ３個の第四のダイオードと、前記第六の電
界効果トランジスタのソースと前記第三の電源端子との
間に互いに順方向に直列に接続されたｎ；個の第五のダ
イオードとを含み、かつ、前記第一、第二、第三、第四
および第五のダイオードの個数の間に、ｎ＋＋（ｎ’ｚ
ｎ２） （ｎ’ｉ ｎ３）＝ ０なる関係が成
立することを特徴とする。
びダイオードを含んで形成された入力論理レベル変換回
路を有する入力回路を備えた半導体集積回路において、
前記入力論理レベル変換回路は、ドレインが第一の電源
端子に接続されゲートが第二の電源端子に接続された第
一の電界効果トランジスタと、ソースおよびゲートが第
三の電源端子に接続された第二の電界効果トランジスタ
と、前記第一の電界効果トランジスタのソースと前記第
二の電界効果トランジスタのドレインとの間に互いに順
方向に直列に接続されたｎ１個の第一のダイオードと、
ドレインが前記第一の電源端子に接続されゲートが参照
信号入力端子に接続された第三の電界効果トランジスタ
と、ゲートが前記第二の電界効果トランジスタのドレイ
ンに接続された第四の電界効果トランジスタと、前記第
三の電界効果トランジスタのソースと前、記第四の電界
効果トランジスタのドレインとの間に互いに順方向に直
列に接続されたｎ２個の第二のダイオードと、前記第四
の電界効果トランジスタのソースと前記第三の電源端子
との間に互いに順方向に直列に接続されたｎ３個の第三
のダイオードと、ドレインが前記第一の電源端子に接続
されゲートが外部信号入力端子に接続された第五の電界
効果トランジスタと、ゲートが前記第四の電界効果トラ
ンジスタのドレインに接続されドレインが内部出力端子
に接続された第六の電界効果トランジスタと、前記第五
の電界効果トランジスタのソースと前記第六の電界効果
トランジスタのドレインとの間に互いに順方向に直列に
接続されたｎ３個の第四のダイオードと、前記第六の電
界効果トランジスタのソースと前記第三の電源端子との
間に互いに順方向に直列に接続されたｎ；個の第五のダ
イオードとを含み、かつ、前記第一、第二、第三、第四
および第五のダイオードの個数の間に、ｎ＋＋（ｎ’ｚ
ｎ２） （ｎ’ｉ ｎ３）＝ ０なる関係が成
立することを特徴とする。
また本発明は、前記第一の電界効果トランジスタと前記
第二の電界効果トランジスタ、前記第三の電界効果トラ
ンジスタと前記第四の電界効果トランジスタ、ならびに
前記第五の電界効果トランジスタと前記第六の電界効果
トランジスタの三組の対をなす電界効果トランジスタは
、それぞれ互いに同一ゲート長および同一ゲート輻を有
し、かつ、同一しきい値電圧を有することが好ましい。
第二の電界効果トランジスタ、前記第三の電界効果トラ
ンジスタと前記第四の電界効果トランジスタ、ならびに
前記第五の電界効果トランジスタと前記第六の電界効果
トランジスタの三組の対をなす電界効果トランジスタは
、それぞれ互いに同一ゲート長および同一ゲート輻を有
し、かつ、同一しきい値電圧を有することが好ましい。
また本発明は、前記第一、第二および第三の電源端子に
おける電源電圧をそれぞれ０Ｖ、−２Ｖ。
おける電源電圧をそれぞれ０Ｖ、−２Ｖ。
−５，２Ｖと設定し、前記第一、第二、第三、第四およ
び第五のダイオードのダイオード個数をそれぞれｎ１＝
４、ｎ２＝３、ｎ２＝１、ｎｚ＝１およびｎ′、＝３と
設定し、各ダイオードの順方向電圧を０．５Ｖ〜０．６
Ｖに設定することが好ましい。
び第五のダイオードのダイオード個数をそれぞれｎ１＝
４、ｎ２＝３、ｎ２＝１、ｎｚ＝１およびｎ′、＝３と
設定し、各ダイオードの順方向電圧を０．５Ｖ〜０．６
Ｖに設定することが好ましい。
また本発明は、前記第一、第二および第三の電源端子に
おける電源電圧をそれぞれ０Ｖ、−２Ｖ、および−４，
５Ｖと設定し、前記第一、第二、第三、第四および第五
のダイオードのダイオード個数をそれぞれｎ１＝３、ｎ
２＝３、ｎ７． ＝＝ １、ｎ、＝１およびｎ′、＝２
と設定し、各ダイオードの順方向電圧を０，５■〜０．
６Ｖに設定することを特徴とする。
おける電源電圧をそれぞれ０Ｖ、−２Ｖ、および−４，
５Ｖと設定し、前記第一、第二、第三、第四および第五
のダイオードのダイオード個数をそれぞれｎ１＝３、ｎ
２＝３、ｎ７． ＝＝ １、ｎ、＝１およびｎ′、＝２
と設定し、各ダイオードの順方向電圧を０，５■〜０．
６Ｖに設定することを特徴とする。
入力論理レベル変換回路は、第一ないし第六の電界効果
トランジスタと、ｎ、 ％ ｎ２ 、？”２ 、ｎ３お
よびｎ／、個の第一、第二、第三、第四および第五のダ
イオードとより三つの入力論理レベル変換回路が並列に
接続された構成となる。そして、ダイオードの個数は ｎｔ＋（ｎ’ｉ ｎ２）＋（ｎｓ ｎ３）＝０を満
足するように設定される。
トランジスタと、ｎ、 ％ ｎ２ 、？”２ 、ｎ３お
よびｎ／、個の第一、第二、第三、第四および第五のダ
イオードとより三つの入力論理レベル変換回路が並列に
接続された構成となる。そして、ダイオードの個数は ｎｔ＋（ｎ’ｉ ｎ２）＋（ｎｓ ｎ３）＝０を満
足するように設定される。
これにより、各ダイオードの順方向電圧は相殺されて、
この回路の出力電位Ｖ、には影響しなくなり、出力電位
Ｖ、は、入力信号電圧をＶ Ｉ Ｎ、および参照信号電
圧をＶ ｒ ＠ ｆ として、ｖ、 ＝Ｖ’Ｓ Ｓ
ｌ ＋（Ｖｔｗ−Ｖｒ−ａｔ ）で与えられる。そして
、入力信号が論理しきい値にある場合Ｖ、ｆと等しくす
ることにより、ｖ、＝ｖｓｓｉ となる。
この回路の出力電位Ｖ、には影響しなくなり、出力電位
Ｖ、は、入力信号電圧をＶ Ｉ Ｎ、および参照信号電
圧をＶ ｒ ＠ ｆ として、ｖ、 ＝Ｖ’Ｓ Ｓ
ｌ ＋（Ｖｔｗ−Ｖｒ−ａｔ ）で与えられる。そして
、入力信号が論理しきい値にある場合Ｖ、ｆと等しくす
ることにより、ｖ、＝ｖｓｓｉ となる。
従って、■、すなわちＢＦＬ回路の入力信号レベルは常
にｖｓｓｉとなり整合が保たれ、電源電圧の変動および
温度変動の影響を防止することが可能となる。
にｖｓｓｉとなり整合が保たれ、電源電圧の変動および
温度変動の影響を防止することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。第１図は本発明の第一実施例を示す回路図で、本発明
の基本的な構成を示す。
。第１図は本発明の第一実施例を示す回路図で、本発明
の基本的な構成を示す。
本第一実施例は、半導体基板上に、電界効果トランジス
タおよびダイオードを含んで形成され、入力論理レベル
変換回路１０ａを有する入力回路を備えた半導体集積回
路において、 入力論理レベル変換回路１０ａは、 本発明の特徴とするところの、ドレインが第一の電源（
ＶＤＤ）端子１１に接続されゲートが第二の電源（ＶＳ
ＳＩ）端子１２に接続された第一のＦＥ Ｔ Ｑｌｌと
、ソースおよびゲートが第三の電源（ＶＳＳ２）端子に
接続された第二のＦＥＴＱＩ２と、Ｆ Ｅ Ｔ Ｑｌｌ
のソースとＦ Ｅ Ｔ Ｑ１２のドレインとの間に互い
に順方向に直列に接続されたｎ８個の第一のダイオード
と、ドレインが電源（ＶＤＤ）端子１１に接続されゲー
トが参照信号入力端子く参照電圧Ｖｒ−ｔ ）１７に接
続された第三のＦ Ｅ Ｔ Ｑ１３と、ゲートがＦＥＴ
ＱＩ２のドレインに接続された第四のＦ Ｅ Ｔ Ｑ１
４と、Ｆ Ｅ Ｔ Ｑ１３のソースとＦＥＴＱＩ４のド
レインとの間に互いに順方向に直列に接続されたｎ２個
の第二のダイオードと、ＦＥＴＱＩ４のソースと電源（
ＶＳＳ２）端子１３との間に互いに順方向に直列′に接
続されたｎ＋１個の第三のダイオードと、ドレインが電
源（ＶＤＤ）端子１１に接続されゲートが高周波信号（
電圧ＶＩＮ）が外部信号入力端子１８に接続された第五
のＦ Ｅ Ｔ Ｑ１５と、ゲートがＦＥＴＱＩ４夕のド
レインに接続されドレインが内部出力端子１６に接続さ
れた第六のＦＥＴＱＩ６と、Ｆ Ｅ Ｔ Ｑ１５のソー
スとＦＥＴＱＩ６のドレインとの間に互いに順方向に直
列に接続されたｎ３個の第四のダイオードと、ＦＥＴＱ
Ｉ６のソースと電源（ＶＳＳ２）端子１３との間に互い
に順方向に直列に接続されたｎ３個の第五のダイオード
とを含み、かつ、前記第一、第二、第三、第四および第
五のダイオードのダイオード個数の間に、ｎ＋＋（ｎ’
ｚ ｎ２） （ｎ’ｓ ｎ３）＝０なる関係が成
立する。そして、内部出力端子１６は従来のＢＦＬ回路
９の入力に接続される。
タおよびダイオードを含んで形成され、入力論理レベル
変換回路１０ａを有する入力回路を備えた半導体集積回
路において、 入力論理レベル変換回路１０ａは、 本発明の特徴とするところの、ドレインが第一の電源（
ＶＤＤ）端子１１に接続されゲートが第二の電源（ＶＳ
ＳＩ）端子１２に接続された第一のＦＥ Ｔ Ｑｌｌと
、ソースおよびゲートが第三の電源（ＶＳＳ２）端子に
接続された第二のＦＥＴＱＩ２と、Ｆ Ｅ Ｔ Ｑｌｌ
のソースとＦ Ｅ Ｔ Ｑ１２のドレインとの間に互い
に順方向に直列に接続されたｎ８個の第一のダイオード
と、ドレインが電源（ＶＤＤ）端子１１に接続されゲー
トが参照信号入力端子く参照電圧Ｖｒ−ｔ ）１７に接
続された第三のＦ Ｅ Ｔ Ｑ１３と、ゲートがＦＥＴ
ＱＩ２のドレインに接続された第四のＦ Ｅ Ｔ Ｑ１
４と、Ｆ Ｅ Ｔ Ｑ１３のソースとＦＥＴＱＩ４のド
レインとの間に互いに順方向に直列に接続されたｎ２個
の第二のダイオードと、ＦＥＴＱＩ４のソースと電源（
ＶＳＳ２）端子１３との間に互いに順方向に直列′に接
続されたｎ＋１個の第三のダイオードと、ドレインが電
源（ＶＤＤ）端子１１に接続されゲートが高周波信号（
電圧ＶＩＮ）が外部信号入力端子１８に接続された第五
のＦ Ｅ Ｔ Ｑ１５と、ゲートがＦＥＴＱＩ４夕のド
レインに接続されドレインが内部出力端子１６に接続さ
れた第六のＦＥＴＱＩ６と、Ｆ Ｅ Ｔ Ｑ１５のソー
スとＦＥＴＱＩ６のドレインとの間に互いに順方向に直
列に接続されたｎ３個の第四のダイオードと、ＦＥＴＱ
Ｉ６のソースと電源（ＶＳＳ２）端子１３との間に互い
に順方向に直列に接続されたｎ３個の第五のダイオード
とを含み、かつ、前記第一、第二、第三、第四および第
五のダイオードのダイオード個数の間に、ｎ＋＋（ｎ’
ｚ ｎ２） （ｎ’ｓ ｎ３）＝０なる関係が成
立する。そして、内部出力端子１６は従来のＢＦＬ回路
９の入力に接続される。
すなわち、本第−実施例は、ＦＥＴＱＩＩおよびＱ１２
と、ｎ１個の第一のダイオードから構成される第一の論
理レベル変換回路と、ＦＥＴＱＩ３およびＱ１４と、ｎ
２個の第二のダイオードと、ｎ′２個の第三のダイオー
ドとから構成される第二の論理レヘル変換回路と、Ｆ
Ｅ Ｔ Ｑ１５およびＱ１６と、ｎ３個の第四のダイオ
ードと、１３個の第五のダイオードとから構成される第
三の論理レベル変換回路とが並列に接続されて、ＢＦＬ
回路９に対する人力論理レベル変換回路ｔＯａを構成し
ている。
と、ｎ１個の第一のダイオードから構成される第一の論
理レベル変換回路と、ＦＥＴＱＩ３およびＱ１４と、ｎ
２個の第二のダイオードと、ｎ′２個の第三のダイオー
ドとから構成される第二の論理レヘル変換回路と、Ｆ
Ｅ Ｔ Ｑ１５およびＱ１６と、ｎ３個の第四のダイオ
ードと、１３個の第五のダイオードとから構成される第
三の論理レベル変換回路とが並列に接続されて、ＢＦＬ
回路９に対する人力論理レベル変換回路ｔＯａを構成し
ている。
第１図において、少なくともＦＥＴＱＩとＱ２、ＦＥＴ
Ｑ３とＱ４、ならびにＦＥＴＱ５と０６の３組の対ＦＥ
Ｔは、それぞれ同一のゲート長と同一のゲート幅とを有
し、かつ、同一能動層で形成されており、全く同一の電
気特性を示すよう設定されている。
Ｑ３とＱ４、ならびにＦＥＴＱ５と０６の３組の対ＦＥ
Ｔは、それぞれ同一のゲート長と同一のゲート幅とを有
し、かつ、同一能動層で形成されており、全く同一の電
気特性を示すよう設定されている。
さらに、第一ないし第五のダイオードは全て同一の順方
向電圧Ｖ、を示すように設定される。
向電圧Ｖ、を示すように設定される。
通常ダイオードの能動層、各ＦＥＴの能動層は同一プロ
セスで形成されるため、前述のペア性を実現することは
容易である。さらに各ダイオードの個数は以下のように
設定される。
セスで形成されるため、前述のペア性を実現することは
容易である。さらに各ダイオードの個数は以下のように
設定される。
ｎｌ＋（ｎ’ａ ｎｚ） （ｎｓ Ｔ１＋） −
〇 （１）次に、本第−実施例の動作について説明す
る。
〇 （１）次に、本第−実施例の動作について説明す
る。
各記号を以下のように設定する。
■、・・・第一の論理レベル変換回路出力電位（内部出
力端子１４の電位） ｖ２・・・第二の論理レベル変換回路出力電位（内部出
力端子１５の電位） Ｖ３・・・第三の論理レベル変換回路出力電位（内部出
力端子１６の電位） Ｖ ｒ ｅ ｒ・・・参照信号電圧 ＶＩＭ ・・・人力信号電圧 また、電源ＶＤＤを基準電位（ＯＶ）としたときの電位
差の負方向を正ととるものとする。この場合、以下の関
数が成立する。
力端子１４の電位） ｖ２・・・第二の論理レベル変換回路出力電位（内部出
力端子１５の電位） Ｖ３・・・第三の論理レベル変換回路出力電位（内部出
力端子１６の電位） Ｖ ｒ ｅ ｒ・・・参照信号電圧 ＶＩＭ ・・・人力信号電圧 また、電源ＶＤＤを基準電位（ＯＶ）としたときの電位
差の負方向を正ととるものとする。この場合、以下の関
数が成立する。
Ｖ＋＝Ｖ Ｓ Ｓ １ ＋ ｎ１Ｖｔ −’
−（２）Ｖ２＝Ｖｒ＠ｆ＋（ＶＳＳ２−Ｖｌ）−４ｎ２
Ｖｒ・・（３） Δｎ２＝ｎ２−ｎ２ −・−（４）Ｖ３
＝ ＶＩＩ＋＋（Ｖ Ｓ Ｓ ２− ｖ２）−Δｎ ３
Ｖ ｒ−（５）Δｎ ３ ＝ｎ’ｓ １３
〜（６）式（２）、（３）と（５）とから
Ｖ３は以下に示される。
−（２）Ｖ２＝Ｖｒ＠ｆ＋（ＶＳＳ２−Ｖｌ）−４ｎ２
Ｖｒ・・（３） Δｎ２＝ｎ２−ｎ２ −・−（４）Ｖ３
＝ ＶＩＩ＋＋（Ｖ Ｓ Ｓ ２− ｖ２）−Δｎ ３
Ｖ ｒ−（５）Δｎ ３ ＝ｎ’ｓ １３
〜（６）式（２）、（３）と（５）とから
Ｖ３は以下に示される。
Ｖ ３ ＝ Ｖ Ｉ Ｍ Ｖ ｒ ｓ ｔ＋Δｎ ２
Ｖ ｒ ＋ Ｖ ｒ−Δｎ ３ Ｖ （＝ＶＳＳ １
＋（ＶＩＮ Ｖｒ−ｒ）＋（ｎ１＋Δｎ２−Δｎ ３
） Ｖ ｒ （’ｙ）式（１）の設定条件から Ｖ３＝ＶＳＳｌ＋（Ｖｌｌｌ−Ｖ、、ｔ） −４
８）ここで、入力信号が論理しきい値にある場合はＶ
Ｉ ）ｌ ＝ Ｖ ｒ ＊ ｆ であるため、 Ｖ３＝ＶＳＳ１ となる。
Ｖ ｒ ＋ Ｖ ｒ−Δｎ ３ Ｖ （＝ＶＳＳ １
＋（ＶＩＮ Ｖｒ−ｒ）＋（ｎ１＋Δｎ２−Δｎ ３
） Ｖ ｒ （’ｙ）式（１）の設定条件から Ｖ３＝ＶＳＳｌ＋（Ｖｌｌｌ−Ｖ、、ｔ） −４
８）ここで、入力信号が論理しきい値にある場合はＶ
Ｉ ）ｌ ＝ Ｖ ｒ ＊ ｆ であるため、 Ｖ３＝ＶＳＳ１ となる。
以上示したように、ＩＣ内部のＢＦＬ回路９に入力され
る出力端子１６の出力電位Ｖ、には、全てのＦ Ｅ Ｔ
Ｑｌｌ〜Ｑ１６が飽和領域にあり定電流特性を示す限
り、ｖＳＳ１以外の要素は含まれない。
る出力端子１６の出力電位Ｖ、には、全てのＦ Ｅ Ｔ
Ｑｌｌ〜Ｑ１６が飽和領域にあり定電流特性を示す限
り、ｖＳＳ１以外の要素は含まれない。
従って、以下の効果が実現でき、従来技術の二つの問題
点を同時に改善することができる。
点を同時に改善することができる。
■ ＢＦＬ入力電位は、ＢＦＬ回路の人力論理しきい値
であるＶＳＳＩと完全に連動し、ＶＳＳ１電源変動に対
する耐性が向上する。
であるＶＳＳＩと完全に連動し、ＶＳＳ１電源変動に対
する耐性が向上する。
■ ＢＦＬ入力電位はｖｓｓｔに等しく、従って、ダイ
オードの順方向電圧の温度変動は除去される。
オードの順方向電圧の温度変動は除去される。
第２図は本発明の第二実施例を示す回路図で、第１図に
示す第一実施例のより具体的な一例として、ＥＣＬレベ
ル互換性を実現するための入力回路を示したものである
。
示す第一実施例のより具体的な一例として、ＥＣＬレベ
ル互換性を実現するための入力回路を示したものである
。
本第二実施例の入力論理レベル変換回路１０ｂは、第１
図の第一実施例において、第一のダイオードをＤｌｌ、
Ｄ１２、Ｄ１３およびＤ１４のｎ＋＝４個とし、第二の
ダイオードをＤ２１、Ｄ２２およびＤ２３のｎ２＝３個
とし、第三のダイオードをＤ２４のｎ′ｌ＝１個とし、
第四のダイオードをＤ３１のｎ、＝１個とし、第五のダ
イオードをＤ３２、Ｄ３３およびＤ３４のｎＩ、 ＝
３個と設定したものである。
図の第一実施例において、第一のダイオードをＤｌｌ、
Ｄ１２、Ｄ１３およびＤ１４のｎ＋＝４個とし、第二の
ダイオードをＤ２１、Ｄ２２およびＤ２３のｎ２＝３個
とし、第三のダイオードをＤ２４のｎ′ｌ＝１個とし、
第四のダイオードをＤ３１のｎ、＝１個とし、第五のダ
イオードをＤ３２、Ｄ３３およびＤ３４のｎＩ、 ＝
３個と設定したものである。
この場合、電位差の負方向を正ととると、以下の条件が
設定される。
設定される。
ＶＤＤ＝Ｏ１ＶＳＳＩ＝２Ｖ。
Ｖ Ｓ Ｓ ２ ＝ ５．２ＶＳＶｒ−ｔ ＝ Ｖ！１
１＝ １．３Ｖまた、各ダイオードのＶ、はＱ、６Ｖに
設定されている。この場合、 ｎ−＝４ Δｎ２＝ｎ２ ｎ２＝１ ３＝ ２ Δｎ３： ｎ’＊−ｎ３＝ ３ １ ＝ ２従って、式
（１）の条件が成立し、各電位が計算できる。
１＝ １．３Ｖまた、各ダイオードのＶ、はＱ、６Ｖに
設定されている。この場合、 ｎ−＝４ Δｎ２＝ｎ２ ｎ２＝１ ３＝ ２ Δｎ３： ｎ’＊−ｎ３＝ ３ １ ＝ ２従って、式
（１）の条件が成立し、各電位が計算できる。
Ｖ、＝ ２ ＋ ４ ｘｏ、６＝４．４ＶＶ２＝１．３
＋（５，２−４，４）＋ ２ Ｘｏ、６＝ ３．３ＶＶ
３＝１．３＋（５，２−３，３）−２ｘｏ、６＝ ２
Ｖ以上から、各電流源用のＦＥＴＱＩ２、Ｑ１４および
Ｑ１６のゲート−ソース間電圧ＶＧＳおよびドレイン−
ソース間電圧ＶＤＳを計算すると以下のようになる。
＋（５，２−４，４）＋ ２ Ｘｏ、６＝ ３．３ＶＶ
３＝１．３＋（５，２−３，３）−２ｘｏ、６＝ ２
Ｖ以上から、各電流源用のＦＥＴＱＩ２、Ｑ１４および
Ｑ１６のゲート−ソース間電圧ＶＧＳおよびドレイン−
ソース間電圧ＶＤＳを計算すると以下のようになる。
ＦＥＴＱＩ２：ＶＧＳ＝０Ｖ、ＶＤＳ＝ ０．８ＶＦＥ
ＴＱ１４ ： ＶＧＳ＝０．２ Ｖ、ＶＤＳ＝ １．３
ＶＦＥＴＱ１５：ＶＧＳ＝０．Ｉ Ｖ、ＶＤＳ＝ １．
４ＶＦＥＴの飽和条件は、ＦＥＴのしきい値電圧をＶｙ
とすれば、 ＶＤＳ ≧ （ＶＧＳ−Ｖ丁）
−（９）で与えられる。通常ＢＦＬ回路を構成するＦ
ＥＴのしきい値電圧としては−０，４Ｖ〜−０，７ｖが
選択されるため、本第二実施例において全てのＦＥＴが
飽和領域で動作することが示される。式（９）の条件は
、Ｆ Ｅ Ｔ Ｑｌｌ、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１
５およびＱ１６のしきい値電圧をＩＣ内部のＢＦＬ回路
を構成するＦＥＴとは別個に、より大きく例えば−０，
１〜−〇ＪＶに設定することでより拡大される。
ＴＱ１４ ： ＶＧＳ＝０．２ Ｖ、ＶＤＳ＝ １．３
ＶＦＥＴＱ１５：ＶＧＳ＝０．Ｉ Ｖ、ＶＤＳ＝ １．
４ＶＦＥＴの飽和条件は、ＦＥＴのしきい値電圧をＶｙ
とすれば、 ＶＤＳ ≧ （ＶＧＳ−Ｖ丁）
−（９）で与えられる。通常ＢＦＬ回路を構成するＦ
ＥＴのしきい値電圧としては−０，４Ｖ〜−０，７ｖが
選択されるため、本第二実施例において全てのＦＥＴが
飽和領域で動作することが示される。式（９）の条件は
、Ｆ Ｅ Ｔ Ｑｌｌ、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１
５およびＱ１６のしきい値電圧をＩＣ内部のＢＦＬ回路
を構成するＦＥＴとは別個に、より大きく例えば−０，
１〜−〇ＪＶに設定することでより拡大される。
また、第一および第二の論理レベル変換回路は速度特性
は必要としないから、ＦＥＴＱＩ、Ｑ２、Ｑ３およびＱ
４のゲート長をＦＥＴＱ５およびＱ６とは別個に（１〜
３）即程度に拡げると、短チヤネル効果を防止でき、よ
り定電流性が向上する。
は必要としないから、ＦＥＴＱＩ、Ｑ２、Ｑ３およびＱ
４のゲート長をＦＥＴＱ５およびＱ６とは別個に（１〜
３）即程度に拡げると、短チヤネル効果を防止でき、よ
り定電流性が向上する。
本第二実施例ではＦＥＴＱＩ〜Ｑ６のしきい値電圧を−
０，２Ｖに設定している。
０，２Ｖに設定している。
この場合、従来技術のＶＳＳＩ変動許容幅と比較し、さ
らに±１５０ｍＶ程度ＶＳＳ １変動許容幅を拡大でき
、結局、ｖｓｓｉ変動に対しては±３００ｍＶと従来の
２倍程度に拡大することができる。また、既に説明した
通り温度特性は除去されている。
らに±１５０ｍＶ程度ＶＳＳ １変動許容幅を拡大でき
、結局、ｖｓｓｉ変動に対しては±３００ｍＶと従来の
２倍程度に拡大することができる。また、既に説明した
通り温度特性は除去されている。
第３図は本発明の第三実施例を示す回路図で、第１図に
示した第一実施例のより具体的な他の一例を示す。
示した第一実施例のより具体的な他の一例を示す。
本第三実施例の入力論理レベル変換回路１０Ｃは、第１
図の第一実施例において、第一のダイオードをＤｌｌ、
Ｄ１２およびＤ１３のｎ、＝３個とし、第二のダイオ
ードをＤ２１、Ｄ２２およびＤ２３のｎ、＝３個とし、
第三のダイオードをＤ２４のｎ′、 ＝ １個とし、第
四のダイオードをＤ３１のｎ３＝１個とし、第五のダイ
オードをＤ３２およびＤ３３のｎ３＝２個とし、電源電
圧がＶＤＤ＝０Ｖ、、ＶＳＳ１＝２ＶおよびＶＳＳ２＝
４．５Ｖの場合適用できるようにしたものである。本第
二実施例では、Ｖｔ ＝０．５５Ｖ１およびＦＥＴＱＩ
〜Ｑ６のしきい値電圧は、−〇、２Ｖに設定している。
図の第一実施例において、第一のダイオードをＤｌｌ、
Ｄ１２およびＤ１３のｎ、＝３個とし、第二のダイオ
ードをＤ２１、Ｄ２２およびＤ２３のｎ、＝３個とし、
第三のダイオードをＤ２４のｎ′、 ＝ １個とし、第
四のダイオードをＤ３１のｎ３＝１個とし、第五のダイ
オードをＤ３２およびＤ３３のｎ３＝２個とし、電源電
圧がＶＤＤ＝０Ｖ、、ＶＳＳ１＝２ＶおよびＶＳＳ２＝
４．５Ｖの場合適用できるようにしたものである。本第
二実施例では、Ｖｔ ＝０．５５Ｖ１およびＦＥＴＱＩ
〜Ｑ６のしきい値電圧は、−〇、２Ｖに設定している。
第一実施例に従って各パラメータを計算すると以下のよ
うに求まる。
うに求まる。
ｎ１＋Δｎ２−Δｎ、＝ ３ ＋（−２） −１＝ ０
Ｖ、＝ ２ ＋ ３ Ｘｏ、５５＝３．６５ＶＬ＝１．
３＋（４，５−３，６５） ＋ ２ ｘＯ，５５＝３．
２５ＶＶ３＝１．３＋（４，５−３，２５） −１Ｘｏ
、 ５５＝ ２ Ｖまた、各ＦＥＴのゲート−ソース間
電圧ＶＧＳおよびドレイン−ソース間電圧ＶＤＳは以下
の通りである。
Ｖ、＝ ２ ＋ ３ Ｘｏ、５５＝３．６５ＶＬ＝１．
３＋（４，５−３，６５） ＋ ２ ｘＯ，５５＝３．
２５ＶＶ３＝１．３＋（４，５−３，２５） −１Ｘｏ
、 ５５＝ ２ Ｖまた、各ＦＥＴのゲート−ソース間
電圧ＶＧＳおよびドレイン−ソース間電圧ＶＤＳは以下
の通りである。
ＦＥＴＱ２ ；ＶＧＳ＝Ｏ１ＶＤＳ＝０．８５ＶＦＥＴ
Ｑ４ ； ＶＧＳ＝０．３ＶＳＶＤＳ＝０，７ＶＦＥＴ
Ｑ６ ；ＶＧＳ＝０．０５Ｖ、ＶＤＳ＝１．４Ｖ第二の
実施例と同様第三実施例においても、ＶＳＳＩの変動許
容幅を従来例からさらに±１５（１ｍＶ程度以上拡大す
ることができる。従って、結局ＶＳＳｌに対する変動許
容幅を±３００ｍＶと従来の２倍まで以上に拡大でき、
さらに温度変動も除去される。
Ｑ４ ； ＶＧＳ＝０．３ＶＳＶＤＳ＝０，７ＶＦＥＴ
Ｑ６ ；ＶＧＳ＝０．０５Ｖ、ＶＤＳ＝１．４Ｖ第二の
実施例と同様第三実施例においても、ＶＳＳＩの変動許
容幅を従来例からさらに±１５（１ｍＶ程度以上拡大す
ることができる。従って、結局ＶＳＳｌに対する変動許
容幅を±３００ｍＶと従来の２倍まで以上に拡大でき、
さらに温度変動も除去される。
なお、以上の実施例においては、主としてＥＣＬレベル
互換条件下での説明を行ったけれども、本発明はより一
般的な条件下でも同様に適用することができる。
互換条件下での説明を行ったけれども、本発明はより一
般的な条件下でも同様に適用することができる。
以上説明したように、本発明は、内部にＢＦＬ回路を含
む半導体集積回路における入力回路において、ＦＥＴと
ダイオード群とから構成される論理レベル変換回路に、
ＶＳＳＩ電源変動抑制手段を持たせ、かつ、ダイオード
群のダイオード数に特定の制御を加えることにより、以
下の効果が得られる。
む半導体集積回路における入力回路において、ＦＥＴと
ダイオード群とから構成される論理レベル変換回路に、
ＶＳＳＩ電源変動抑制手段を持たせ、かつ、ダイオード
群のダイオード数に特定の制御を加えることにより、以
下の効果が得られる。
■ 外部入力信号レベルと内部ＢＦＬ回路の論理レベル
整合における電源電圧許容幅を改善できる。
整合における電源電圧許容幅を改善できる。
■ ■と同時に前記レベル整合性に対し、温度変動を完
全に除去することができる。
全に除去することができる。
第１図は本発明の第一実施例を示す回路図。
第２図は本発明の第二実施例を示す回路図。
第３図は本発明の第三実施例を示す回路図。
第４図は従来例を示す回路図。
１．１１・・・電！ （ＶＤＤ）端子、２．１２・・・
電源（ＶＳＳ １）端子、３．１３・・・電源（ＶＳＳ
２）端子、４・・・入力端子、５・・・変換出力端子、
６．１４．１５．１６・・・内部出力端子、７・・・出
力端子、９・・・ＢＦＬ回路、１０．１０ａ 、１０ｂ
、 １０ｃ −＝入力論理レベル変換回路、１７・・
・参照信号入力端子、１８・・・外部信号入力端子、Ｄ
１１〜Ｄ１４、Ｄ２１〜Ｄ２４、Ｄ３１−Ｄ３４・・・
ダイオード、Ｑｌ−Ｑ６、Ｑｌｌ〜Ｑ１６・・・電界効
果トランジスタ。 汽−夷４ａ例 雷 １ 図 昂 ２ 圓 昂二夷勿例 雷 ３ 図
電源（ＶＳＳ １）端子、３．１３・・・電源（ＶＳＳ
２）端子、４・・・入力端子、５・・・変換出力端子、
６．１４．１５．１６・・・内部出力端子、７・・・出
力端子、９・・・ＢＦＬ回路、１０．１０ａ 、１０ｂ
、 １０ｃ −＝入力論理レベル変換回路、１７・・
・参照信号入力端子、１８・・・外部信号入力端子、Ｄ
１１〜Ｄ１４、Ｄ２１〜Ｄ２４、Ｄ３１−Ｄ３４・・・
ダイオード、Ｑｌ−Ｑ６、Ｑｌｌ〜Ｑ１６・・・電界効
果トランジスタ。 汽−夷４ａ例 雷 １ 図 昂 ２ 圓 昂二夷勿例 雷 ３ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、電界効果トランジスタおよびダイ
オードを含んで形成された入力論理レベル変換回路を有
する入力回路を備えた半導体集積回路において、 前記入力論理レベル変換回路は、 ドレインが第一の電源端子に接続されゲートが第二の電
源端子に接続された第一の電界効果トランジスタと、ソ
ースおよびゲートが第三の電源端子に接続された第二の
電界効果トランジスタと、前記第一の電界効果トランジ
スタのソースと前記第二の電界効果トランジスタのドレ
インとの間に互いに順方向に直列に接続されたｎ＿１個
の第一のダイオードと、ドレインが前記第一の電源端子
に接続されゲートが参照信号入力端子に接続された第三
の電界効果トランジスタと、ゲートが前記第二の電界効
果トランジスタのドレインに接続された第四の電界効果
トランジスタと、前記第三の電界効果トランジスタのソ
ースと前記第四の電界効果トランジスタのドレインとの
間に互いに順方向に直列に接続されたｎ＿２個の第二の
ダイオードと、前記第四の電界効果トランジスタのソー
スと前記第三の電源端子との間に互いに順方向に直列に
接続されたｎ′＿２個の第三のダイオードと、ドレイン
が前記第一の電源端子に接続されゲートが外部信号入力
端子に接続された第五の電界効果トランジスタと、ゲー
トが前記第四の電界効果トランジスタのドレインに接続
されドレインが内部出力端子に接続された第六の電界効
果トランジスタと、前記第五の電界効果トランジスタの
ソースと前記第六の電界効果トランジスタのドレインと
の間に互いに順方向に直列に接続されたｎ＿３個の第四
のダイオードと、前記第六の電界効果トランジスタのソ
ースと前記第三の電源端子との間に互いに順方向に直列
に接続されたｎ′＿３個の第五のダイオードとを含み、 かつ、前記第一、第二、第三、第四および第五のダイオ
ードの個数の間に、 ｎ＿１＋（ｎ′＿２−ｎ＿２）−（ｎ′＿３−ｎ＿３）
＝０なる関係が成立する ことを特徴とする半導体集積回路。 ２、前記第一の電界効果トランジスタと前記第二の電界
効果トランジスタ、前記第三の電界効果トランジスタと
前記第四の電界効果トランジスタ、ならびに前記第五の
電界効果トランジスタと前記第六の電界効果トランジス
タの三組の対をなす電界効果トランジスタは、それぞれ
互いに同一ゲート長および同一ゲート幅を有し、かつ、
同一しきい値電圧を有する請求項１記載の半導体集積回
路。 ３、前記第一、第二および第三の電源端子における電源
電圧をそれぞれ０Ｖ、−２Ｖ、−５．２Ｖと設定し、前
記第一、第二、第三、第四および第五のダイオードのダ
イオード個数をそれぞれｎ＿１＝４、ｎ＿２＝３、ｎ′
＿２＝１、ｎ＿３＝１およびｎ′＿３＝３と設定し、各
ダイオードの順方向電圧を０．５Ｖ〜０．６Ｖに設定し
た請求項１記載の半導体集積回路。 ４、前記第一、第二および第三の電源端子における電源
電圧をそれぞれ０Ｖ、−２Ｖ、および−４．５Ｖと設定
し、前記第一、第二、第三、第四および第五のダイオー
ドのダイオード個数をそれぞれｎ＿１＝３、ｎ＿２＝３
、ｎ′＿２＝１、ｎ＿３＝１およびｎ′＿３＝２と設定
し、各ダイオードの順方向電圧を０．５Ｖ〜０．６Ｖに
設定した請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167922A JP2751430B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167922A JP2751430B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332112A true JPH0332112A (ja) | 1991-02-12 |
| JP2751430B2 JP2751430B2 (ja) | 1998-05-18 |
Family
ID=15858546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167922A Expired - Lifetime JP2751430B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751430B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255172A (ja) * | 2006-02-25 | 2007-10-04 | Sekisui Jushi Co Ltd | 防音パネル及び防音壁 |
-
1989
- 1989-06-28 JP JP1167922A patent/JP2751430B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255172A (ja) * | 2006-02-25 | 2007-10-04 | Sekisui Jushi Co Ltd | 防音パネル及び防音壁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751430B2 (ja) | 1998-05-18 |
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